集成電路設(shè)計課件：4 可選作業(yè)2：乘法器的設(shè)計

1、乘法器的設(shè)計乘法器要求：設(shè)計一個32位的乘法器采用組合邏輯1個時鐘內(nèi)完成乘法運算運用booth編碼原理可使用VHDL/Verilog語言實現(xiàn)modelsim功能級仿真一些可參考的資料如下：The Binary MultiplicationThe Array MultiplierThe MxN Array Multiplier Critical PathCritical Path 1 & 2實現(xiàn)代價： M（N-1）個FA邏輯級數(shù)： 2M + N -44*4乘法器： 實現(xiàn)代價4*（4-1） = 12個FA，邏輯級數(shù)2*4+4-4 = 8級邏輯64*64位乘法器：實現(xiàn)代價：64*（64-1）=403

2、2個FA，邏輯級數(shù)： 2*64 +64 -4=18864*64位乘法器，采用上述模式，延時不可忍受！Carry-Save Multiplier部分積相加，采用進位存儲加法CSA（Carry_Saved Adder）；最后的加法，采用串行進位模式邏輯級數(shù)： 2N-1（N-1級CSA、N級串行加法）；實現(xiàn)代價： N2個FA/HA Multiplier Floorplan乘法器設(shè)計的實質(zhì)產(chǎn)生部分積多個部分積相加N*M位乘法器，采用一位Booth乘法，部分積的數(shù)量M個，即p1、p2、pM，最后將這M個部分積全加起來形成乘積結(jié)果： p1+p2+pMN*M位乘法器，采用2位Booth乘法，部分積的數(shù)量是M

3、/2個，這M/2個部分積全加即是最終的乘積結(jié)果。部分積如何形成？部分積全加采用什么方式才能提高性能、降低實現(xiàn)的復(fù)雜度？乘法器部分積的形成：X=(xN-1,xN-2,x1,x0), Y= (YM-1,YM-2,Y1,Y0)1位Booth乘法，部分積的形成實質(zhì)是Y 的各個位Yi與X的各個位的邏輯與，每一個部分積的實現(xiàn)需要N個2-輸入的與門，全部部分積的形成需要M*N個2-輸入的與門；X的每一位的扇出系數(shù)為M，即帶M個負(fù)載，加大X的每一位的負(fù)載能力，需要有 logKM 級Buffer （MK時，不需要Buffer，K為Buffer的帶負(fù)載能力）2位Booth乘法，部分積的形成需要連續(xù)看Y的3個位串（

4、Y2Y1Y0）、（Y4Y3Y2）、（Y6Y5Y4）、（YM-1YM-2YM-3）（M為偶數(shù)）（YMYM-1YM-2)(M 為奇數(shù)，YM為符號位YM-1的擴展、若Y為無符號數(shù)，則YM為0擴展）Booth2編碼Yn-1YnYn+1子倍數(shù)0 0 000 0 1X補0 1 0X補0 1 12X補1 0 0-2X補1 0 1-X補1 1 0-X補1 1 10Booth編碼表2X補 即是X左移一位，不需要額外邏輯只是需要將X連線想左錯位一位即可，末位補0 _ _-X補 = X + 1 b1， X只是將X的每一位取反，需要N個倒相器 _ _-2X補 = 2X + 1b1， 2X也只是將2X的每一位取反，需要

5、N個倒相器 加1b1如何實現(xiàn)？Booth2編碼將Pi的部分積是否要加1b1放到部分積pi+1的產(chǎn)生過程，部分積pi+1尾部增加2位0n，當(dāng)pi是-X或者-2X時，n取1，否則取0.Booth2編碼符號位擴展基本擴展模式： 全符號位擴展沒有問題，但實現(xiàn)代價高！簡化的符號位擴展如何將這樣多的部分積全加起來？多個數(shù)相加，如何加？采用Wallace樹結(jié)構(gòu)逐步將多個數(shù)變成2個數(shù)，采用CSA模式，CSA即是多位陣列式FA，3輸入、2輸出，即采用一組CSA（FA）可以將3組數(shù)變成2組數(shù)，輸入的三組數(shù)分別接CSA各位的A、B、Cin，輸出的2個數(shù)分別由Cout和Sum組成。A+ B + C = Sum + 2

6、Cout逐步采用CSA陣列，將多個數(shù)相加，逐步變成2個數(shù)，最終是要做一次全加CSA - Carry Saved Adder 10個數(shù)相加，怎么辦？ Sum = P0 + P1 + P2 + .+ P9 Pi(0 = I = 9)為N位數(shù)據(jù)。解決方案 1）確定最經(jīng)結(jié)乘的位數(shù)； 2）逐步確定下述過程的所需位數(shù)；N*N位乘法器實現(xiàn)代價及性能分析采用Booth1編碼：N個部分積，部分積形成需要N2個2-輸入與門，每一位的輸出負(fù)載為N，需要logkN 級Buffer；N個部分積相加，構(gòu)成Wallace數(shù)，Wallace樹的邏輯級數(shù)為1+log3/2(N), CSA的數(shù)量大致為(N/3 + 2N/9 +

7、4N/27 + +1)N = aN2， a 1。最后為2個2N位數(shù)據(jù)做全加，邏輯級數(shù)為4 +log2N,實現(xiàn)代價為KN2（采用Carry Look-Ahead 加法器）總體邏輯級數(shù)為： logkN + 1+log3/2(N)+ 4 +log2N實現(xiàn)代價為： N2， 大致為1015，取決于單元庫 N*N位乘法器實現(xiàn)代價及性能分析采用Booth2編碼：N/2個部分積，部分積形成需要N2/2個3位Booth2編碼邏輯，每一位的輸出負(fù)載為N/2，需要logk(N/2) 級Buffer；N/2個部分積相加，構(gòu)成Wallace數(shù)，Wallace樹的邏輯級數(shù)為1+log3/4(N), CSA的數(shù)量大致為(N

8、/6 + N/9 + 2N/27 + +1)N = bN2， b a 1。最后為2個2N位數(shù)據(jù)做全加，邏輯級數(shù)為4 +log2N,實現(xiàn)代價為KN2（采用Carry Look-Ahead 加法器）總體邏輯級數(shù)為： logk(N/2) + 1+log3/4(N)+ 4 +log2N實現(xiàn)代價為： N2， 略小于、大致為1015，具體取值取決于單元庫 乘法器設(shè)計方法的應(yīng)用Wallace樹形結(jié)構(gòu)多個數(shù)相加，可采用Wallace樹和CSA模式，將多個數(shù)逐步變成2個數(shù)，然后全加；多個數(shù)的加減，可變成補碼數(shù)的相加，變化過程的加1b1可基本采用乘法模式；乘加模式： AB+C，統(tǒng)一設(shè)計，不要單獨實現(xiàn)乘法和加法，一

9、體化考慮；AB + CD，統(tǒng)一設(shè)計，不要單獨實現(xiàn)兩個乘法和最后的加法，一體化考慮；連乘模式：A*B*C，不做成連續(xù)乘法模式，先實現(xiàn)A*B的Wallace樹結(jié)構(gòu)，得到兩個數(shù)據(jù)Sum、Carry (A*B = Sum + 2 Carry)，分別實現(xiàn)Sum*C、Carry*C的部分積和Wallace樹，最后再做兩兩Wallace樹的全加，3棵Wallace樹，一個全加器，大量的CSAA*B*C*，多個數(shù)連續(xù)乘，實現(xiàn)代價極高，算法中極力避免出現(xiàn)。實在是必須，則采用分時復(fù)用模式，即提高單個乘法器的主頻，在確定的時間內(nèi)完成計算，多個乘法復(fù)用一個或者幾個乘法器，降低實現(xiàn)代價。乘法器資源性能評估采用design compiler工具對不同位寬的乘法器法器進行綜合，并分別采用不同類型的乘法器實現(xiàn)形式。乘法器在主要包括兩種結(jié)構(gòu)：基于CSA和PPARCH（自動采用booth wallace）具體形式和最后實現(xiàn)資源評估如下：類型基于csabooth（pparch）位寬面積功耗遲延面積功耗遲延4bit255.344.