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西安郵電學(xué)院計(jì)算機(jī)系Verilog HDL 硬件設(shè)計(jì)基礎(chǔ) 電子工程學(xué)院 微電子學(xué)系 劉鎮(zhèn)弢 三號(hào)實(shí)驗(yàn)樓501室 教學(xué)安排 總學(xué)時(shí)：48，講課：32學(xué)時(shí)，實(shí)驗(yàn)：16學(xué)時(shí) 實(shí)驗(yàn)一：熟悉modelsim 2 學(xué)時(shí) 實(shí)驗(yàn)二：選擇器、比較器、計(jì)數(shù)器4 學(xué)時(shí) 實(shí)驗(yàn)三：CPU接口設(shè)計(jì)4 學(xué)時(shí) 實(shí)驗(yàn)四：先行進(jìn)位加法器設(shè)計(jì)2 學(xué)時(shí) 實(shí)驗(yàn)五：序列檢測(cè)/交通控制燈 4 學(xué)時(shí)教材：verilog HDL 數(shù)字設(shè)計(jì)與綜合samir palnitkar著， 夏宇聞等譯，電子工業(yè)出版社 Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程 夏宇聞編， 北京航空航天大學(xué)出版社課程簡(jiǎn)介 本課程學(xué)習(xí)利用硬件描述語(yǔ)言（Verilog HDL）設(shè)計(jì)復(fù)雜數(shù)字邏輯電路與系統(tǒng)的技術(shù)和方法。重點(diǎn)介紹有關(guān)Verilog HDL建模、仿真、綜合以及TOP_DOWN設(shè)計(jì)流程等現(xiàn)代設(shè)計(jì)思想、技術(shù)和方法。 教學(xué)方式及考核教學(xué)方式 課堂講授 實(shí)驗(yàn)考核規(guī)則 實(shí)驗(yàn) 20% 期末考試 70% 平常表現(xiàn) 10% 其它參考資料Verilog HDL實(shí)用教程 張明編著電子科技大學(xué)出版社Verilog HDL 硬件描述語(yǔ)言 （美）J.Bhasker 著 徐振林 等譯 機(jī)械工業(yè)出版社Verilog HDL 高級(jí)數(shù)字設(shè)計(jì) （美

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