北郵大二下數(shù)電實(shí)驗(yàn)報(bào)告

1、 北京郵電大學(xué)數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)學(xué)院：班級(jí)：姓名：學(xué)號(hào)：班內(nèi)序號(hào)：實(shí)驗(yàn)一、實(shí)驗(yàn)名稱QuartusII原理圖輸出法設(shè)計(jì)半加器二、實(shí)驗(yàn)任務(wù)要求用邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)半加器，仿真驗(yàn)證其功能，并生成新的半加器圖形模塊單元。三、設(shè)計(jì)思路和過程設(shè)計(jì)思路半加器電路是指對(duì)兩個(gè)輸入數(shù)據(jù)位進(jìn)行加法，輸出一個(gè)結(jié)果位和進(jìn)位，不產(chǎn)生進(jìn)位輸入的加法器電路，是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。數(shù)據(jù)輸入：被加數(shù)AI、加數(shù)BI數(shù)據(jù)輸出：半加和SO、進(jìn)位CO設(shè)計(jì)過程(1)列出真值表輸入輸出AIBISOCO0000011010101101*表中兩個(gè)輸入是加數(shù)AI和BI，輸出有一個(gè)是和SO,另一個(gè)是進(jìn)位CO。(2)根據(jù)真值表寫出

2、輸出邏輯表達(dá)式該電路有兩個(gè)輸出端，屬于多輸出組合數(shù)字電路，電路的邏輯表達(dá)式如下：SOAlBI,COAlBI。所以，可以用一個(gè)兩輸入異或門和一個(gè)兩輸入與門實(shí)現(xiàn)。實(shí)驗(yàn)原理圖*LBvvIBJIlUirll!4IHI|e雹i四、仿真波形圖及分析根據(jù)仿真波形對(duì)比半加器真值表，可以確定電路實(shí)現(xiàn)了半加器的功能。但我們也可以發(fā)現(xiàn)輸出SO出現(xiàn)了靜態(tài)功能冒險(xiǎn)，要消除該冒險(xiǎn)可以加入相應(yīng)的選通脈沖。（二）全加器實(shí)驗(yàn)任務(wù)要求用實(shí)驗(yàn)內(nèi)容1中生成的半加器模塊和邏輯門設(shè)計(jì)實(shí)現(xiàn)一個(gè)全加器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試，要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。三、設(shè)計(jì)思路和過程設(shè)計(jì)思路全加器與半加器的區(qū)別在于全

3、加器有一個(gè)低進(jìn)位CI，從外部特性來看，它是一個(gè)三輸入兩輸出的器件。設(shè)計(jì)過程(1)全加器的真值表如下輸入輸出AIBICISOCO0000000110010100110110010101011100111111*其中AI為被加數(shù)，BI為加數(shù)，CI為相鄰低位來的進(jìn)位數(shù)。輸出本位和為SO,向相鄰高位進(jìn)位數(shù)為CO。(2)根據(jù)真值表寫出邏輯表達(dá)式：SOAlBICI,CO(AIBI)CIAIBI根據(jù)邏輯表達(dá)式，可以知道只要在半加器的基礎(chǔ)上再加入一個(gè)異或門、一個(gè)兩輸入與門和兩輸入或門即可實(shí)現(xiàn)全加器。實(shí)驗(yàn)原理圖r:*kit站pfflOCjl.grfccVcafcaiatrmnTLnitvam.ieirr.aaH

4、Kt；7IVdiibtRdftvliHJ.Pr:四、仿真波形圖及分析根據(jù)仿真波形對(duì)比全加器真值表，可以確定電路實(shí)現(xiàn)了全加器的功能（二）3線一8線譯碼器二、實(shí)驗(yàn)任務(wù)要求用3線一8線譯碼器（74LS138）和邏輯門設(shè)計(jì)實(shí)現(xiàn)函數(shù)FCBACBACBACBA,仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)三、設(shè)計(jì)思路和過程設(shè)計(jì)思路74LS138是一個(gè)3線一8線的譯碼器，其輸出為低電平有效，使能端G1為高電平有效，G2、G3為低電平有效，當(dāng)其中一個(gè)為高電平，輸出端全部為1。在中規(guī)模集成電路中譯碼器的幾種型號(hào)里，74LS138使用最廣泛。要實(shí)現(xiàn)的函數(shù)用最小項(xiàng)表示如下：

5、F(C,B,A)=刀m(0,2,4,7)只要將相應(yīng)輸出用一個(gè)四輸入與非門實(shí)現(xiàn)即可。注意(1)74LS138的輸出是低電平有效，故實(shí)現(xiàn)邏輯功能時(shí)，輸出端不可接或門及或非門(因?yàn)槊看蝺H一個(gè)為低電平，其余皆為高電平)；74LS138與前面不同的是，其有使能端，故使能端必須加以處理，否則無法實(shí)現(xiàn)需要的邏輯功能。實(shí)驗(yàn)原理圖31t山*IL1.B*aviEtKiS.rg|零fillJilJra0h4亍町持3血#9#規(guī)占f0匕心F中他1.山宀-I-I.”,勺叫hr.=-A-4I|連!L4Ml曲審血四、仿真波形圖及分析igri|利I當(dāng)且僅當(dāng)ABC輸入為000、010、100、111時(shí)，F(xiàn)=1;可知電路實(shí)現(xiàn)了函數(shù)

6、FCBACBACBACBA實(shí)驗(yàn)二一、實(shí)驗(yàn)名稱VHDL組合邏輯電路設(shè)計(jì)（一）奇校驗(yàn)器二、實(shí)驗(yàn)任務(wù)要求用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)4位二進(jìn)制奇校驗(yàn)器，輸入奇數(shù)個(gè)1時(shí)，輸出為1,否則輸出為0，仿真實(shí)現(xiàn)驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，發(fā)光二極管顯示輸出信號(hào)。三、設(shè)計(jì)思路和過程輸入元素：a3,a2,a1,a0輸出元素：b輸入輸出a3a2a1a0b00000000110010100110010010101001100011111000110010101001011111000110111110111110四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_

7、1164.ALL;ENTITYhy_checkISPORT(a:INSTD_LOGIC_VECTOR(3downto0);b:OUTSTD_LOGIC);endhy_check;ARCHITECTUREhy_archOFhy_checkISBEGINPROCESS(a)BEGINCASEaISWHEN0000=bbbbbbbbbbbbbbbb=0;ENDCASE;ENDPROCESS;END;I-W*MpwI呻?yún)`.1|-*lB-u：.b-5n.:；.Kn-lHr-AM屮從1i*r$i*klMrrn.x.Ibfa-Iai.drjj耳一心Bta-UFlwnrBfElhlahf|0!Sm3aLiXU

8、怙申p,iflii,i五、仿真波形圖及分析-1|!sJfariBh-bl-T|l-1pflnaHafl-Ffl1iBI-rf|rhl-rri1idIi1*櫓a&Er甲皿jrrifMrfj.BTdaJiIIbAa-Jb3-arL&塁EHr4心円Eik:cmymrsriwisjm】sii:wiwrym；：m:rr：rrftymimkmixtoymyhi：Mrwrn.莎tigpmpce!trnirdr&lFaaKLnL*pra.cLiulmepJpijvilaLLrK,XnrBiariaqIte-soelclxbwilgKdEl*Lwd.dtTi根據(jù)仿真波形對(duì)比奇校驗(yàn)碼的真值表，可以確定電路實(shí)現(xiàn)了奇

9、校驗(yàn)器的功能（二）數(shù)碼管譯碼器二、實(shí)驗(yàn)任務(wù)要求用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)共陰極7段數(shù)碼管譯碼器，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。要求用撥碼開關(guān)設(shè)定輸入信號(hào)，7段數(shù)碼管顯示輸出信號(hào)三、設(shè)計(jì)思路和過程輸入元素：A3A0輸出元素：B6BO,C5C0輸入輸出A3A2A1A0B6B5B4B3B2B1B000001111110000101100000010110110100111111001010001100110101101101101101011111011111100001000111111110011111011*真值表由數(shù)碼管顯示的原理確定。四、VHDL程序LIBRARYIEEE;USEIE

10、EE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYhy_encoder1ISP0RT(A:INSTD_LOGIC_VECTOR(3DOWNTO0);B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0);ENDhy_encoder1;ARCHITECTUREencoder_archOFhy_encoder1ISBEGINPROCESS(A)BEGINCBBBBBBBBBBBBBBBBBBBBBB=ZZZZ;ENDCASE;ENDPROCESS;ENDtra

11、ns_ex3;五、仿真波形圖及分析根據(jù)仿真波形對(duì)比真值表，可以確定電路實(shí)現(xiàn)了8421碼到余三碼的轉(zhuǎn)換實(shí)驗(yàn)三一、實(shí)驗(yàn)名稱VHDL時(shí)序邏輯電路設(shè)計(jì)（一）分頻器二、實(shí)驗(yàn)任務(wù)要求50%的分頻器。要求在用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)分頻輸出信號(hào)占空比為QuartusII平臺(tái)上設(shè)計(jì)程序并仿真驗(yàn)證設(shè)計(jì)。三、設(shè)計(jì)思路和過程設(shè)計(jì)思路確定分頻系數(shù)N后，以-_1為計(jì)數(shù)標(biāo)準(zhǔn)，一旦計(jì)數(shù)滿-_1，輸出Qn22設(shè)計(jì)過程選取N=20，以0-4計(jì)數(shù)，到4取反。輸入元素：clk,clear輸出元素：clk_out四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LO

12、GIC_UNSIGNED.ALL;ENTITYhy_divISPORT(clk,clear:INSTD_LOGIC;clk_out:OUTSTD_LOGIC);ENDhy_div;ARCHITECTUREaOFhy_divISSIGNALtmp:INTEGERRANGE0TO9;SIGNALclktmp:STD_LOGIC;BEGINPROCESS(clear,clk)BEGINIFclear=0THENtmp=0;ELSIFclkeventANDclk=1THENIFtmp=9THENtmp=0;clktmp=NOTclktmp;ELSEtmp=tmp+1;ENDIF;ENDIF;ENDPR

13、OCESS;clk_out=clktmp;ENDa;五、仿真波形圖及分析分析仿真波形，可以確定電路實(shí)現(xiàn)了20倍分頻的功能。二）十進(jìn)制計(jì)數(shù)器二、實(shí)驗(yàn)任務(wù)要求用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)帶異步復(fù)位的8421碼十進(jìn)制計(jì)數(shù)器，仿真驗(yàn)證其功能。三、設(shè)計(jì)思路和過程設(shè)計(jì)思路滿10異步復(fù)位。設(shè)計(jì)過程輸入元素：clk,clear輸出元素：q3,q2,q1,q0四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_ARITH.ALL;ENTITYhy_countISPORT(clk,clear:INSTD_LOGIC;q:OUTSTD_LO

14、GIC_VECTOR(3DOWNTO0);ENDhy_count;ARCHITECTUREaOFhy_countISSIGNALcn:INTEGERRANGE0TO9;BEGINPROCESS(clk)BEGINIFclear=0THENcn=0;elsIF(clkeventANDclk=1)THENIFcn=9THENcn=0;ELSEcn=cn+1;ENDIF;ENDIF;ENDPROCESS;qain,clk_out=d);u2:hy_countPORTMAP(clk=d,clear=cin,q=f);u3:yimaPORTMAP(a=f,b=cout,c=cat);ENDzonghe_

15、arch;實(shí)驗(yàn)四一、實(shí)驗(yàn)名稱數(shù)碼管掃描顯示控制器設(shè)計(jì)與實(shí)現(xiàn)二、實(shí)驗(yàn)任務(wù)要求用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)六個(gè)數(shù)碼管串行掃描電路，要求同時(shí)顯示0、1、2、3、4、5這六個(gè)不同的數(shù)字圖形到六個(gè)數(shù)碼管上，仿真驗(yàn)證其功能，并下載到實(shí)驗(yàn)板測(cè)試。三、設(shè)計(jì)思路和過程設(shè)計(jì)思路多個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示，是將所有數(shù)碼管的相同段并聯(lián)在一起，通過選通信號(hào)分時(shí)控制各個(gè)數(shù)碼管的公共端，循環(huán)依次點(diǎn)亮多個(gè)數(shù)碼管，利用人眼的視覺暫留現(xiàn)象，只要掃描的頻率大于50Hz，將看不到閃爍現(xiàn)象。當(dāng)閃爍顯示的發(fā)光二極管閃爍頻率較高時(shí)，我們將觀察到持續(xù)點(diǎn)亮的現(xiàn)象。同理，當(dāng)多個(gè)數(shù)碼管依次顯示，當(dāng)切換速度足夠快時(shí)，我們將觀察到所有數(shù)碼管都是同時(shí)在顯示。一

16、個(gè)數(shù)碼管要穩(wěn)定顯示要求顯示頻率大于50Hz，那么六個(gè)數(shù)碼管則需要50*6=300Hz以上才能看到持續(xù)穩(wěn)定點(diǎn)亮的現(xiàn)象。設(shè)計(jì)過程數(shù)據(jù)輸入：clk,clear數(shù)據(jù)輸出：B(0-6),C(0-5)四、VHDL程序LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYHYISPORT(clk,clear:INSTD_LOGIC;B:OUTSTD_LOGIC_VECTOR(6DOWNTO0);C:OUTSTD_LOGIC_VECTOR(5DOWNTO0);ENDHY;ARCHITECTUREbehaveOFH

17、YISSIGNALtmp:INTEGERRANGE0TO5;SIGNALcount:STD_LOGIC_VECTOR(5DOWNTO0);count決定哪個(gè)數(shù)碼管有示數(shù)SIGNALf_temp:STD_LOGIC_VECTOR(6DOWNTO0);BEGINp1:PROCESS(clk)排次序BEGINIFclkEVENTANDclk=1THENIFtmp=5THENtmp=0;ELSEtmp=tmp+1;ENDIF;ENDIF;ENDPROCESSp1;p2:PROCESS(tmp)數(shù)碼管顯示數(shù)BEGINIF(clear=0)THENcountcount=011111;f_tempcount

18、=101111;f_tempcount=110111;f_tempcount=111011;f_tempcount=111101;f_tempcount=111110;f_temp=1011011;-5ENDCASE;elsecount=111111;ENDIF;ENDPROCESSp2;C=count;B=f_temp;ENDbehave;五、仿真波形圖hy*l卄LJLJVFlMlAUaT-IMf-ll_jFlMJiql-P；Ui(.jlIfrig1卞hz丫0F.W5*riBfE-|V*f.n_rTTTj111IL1111XT1rlV1jiiLinr=r_r_n_n_rLn_rLrLJurL_nm_rLri,s頊*1宀麗，一;二二jin$Mrwrr*!iriHri.T-Tr-nrfrfrrE-pc-mt!Xrni,ri7E*JTcwwildctstvfawL-RL-K.pUVLRLrHldTBCC-1H#-idm2HL-%1PilMlVUqEjdiTTaM