硬件描述語言HDL的現(xiàn)狀與發(fā)展

1、.：.；硬件描畫言語HDL的現(xiàn)狀與開展摘要：從數(shù)字系統(tǒng)設計的性質出發(fā)，結合目前迅速開展的芯片系統(tǒng)，比較、研討各種硬件描畫言語；詳細論述各種言語的開展歷史、體系構造和設計方法；討論未來硬件描畫言語的開展趨勢，同時針對國內(nèi)EDA根底薄弱的現(xiàn)狀，在硬件描畫言語方面作了一些有益的思索。關鍵詞：ASIC 硬件描畫言語HDL Verilog HDL VHDL SystemC Superlog 芯片系統(tǒng)SoC引 言硬件描畫言語HDL是一種用方式化方法描畫數(shù)字電路和系統(tǒng)的言語。利用這種言語，數(shù)字電路系統(tǒng)的設計可以從上層到下層從籠統(tǒng)到詳細逐層描畫本人的設計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)。然后

2、，利用電子設計自動化EDA工具，逐層進展仿真驗證，再把其中需求變?yōu)閷嵺`電路的模塊組合，經(jīng)過自動綜合工具轉換到門級電路網(wǎng)表。接下去，再用公用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動規(guī)劃布線工具，把網(wǎng)表轉換為要實現(xiàn)的詳細電路布線構造。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描畫言語進展設計。硬件描畫言語HDL的開展至今已有20多年的歷史，并勝利地運用于設計的各個階段：建模、仿真、驗證和綜合等。到20世紀80年代，已出現(xiàn)了上百種硬件描畫言語，對設計自動化曾起到了極大的促進和推進作用。但是，這些言語

3、普通各自面向特定的設計領域和層次，而且眾多的言語運用戶無所適從。因此，急需一種面向設計的多領域、多層次并得到普遍認同的規(guī)范硬件描畫言語。20世紀80年代后期，VHDL和Verilog HDL言語順應了這種趨勢的要求，先后成為IEEE規(guī)范。如今，隨著系統(tǒng)級FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設計和系統(tǒng)設計變得越來越重要。傳統(tǒng)意義上的硬件設計越來越傾向于與系統(tǒng)設計和軟件設計結合。硬件描畫言語為順應新的情況，迅速開展，出現(xiàn)了很多新的硬件描畫言語，像Superlog、SystemC、Cynlib C+等等。終究選擇哪種言語進展設計，整個業(yè)界正在進展猛烈的討論。因此，完全有必要在這方面作一些比較研討，

4、為EDA設計做一些有意義的任務，也為開展我們未來的芯片設計技術打好根底。1 目前HDL開展情況目前，硬件描畫言語可謂是百花齊放，有VHDL、Superlog、Verilog、SystemC、Cynlib C+、C Level等等。雖然各種言語各有所長，但業(yè)界對究竟運用哪一種言語進展設計，卻莫衷一是，難有定論。而比較一致的意見是，HDL和C/C+言語在設計流程中實現(xiàn)級和系統(tǒng)級都具有各自的用武之地。問題出如今系統(tǒng)級和實現(xiàn)級相銜接的地方：什么時候將運用中的一種言語停下來，而開場運用另外一種言語？或者干脆就直接運用一種言語？如今看來得出結論仍為時過早。在2001年舉行的國際HDL會議上，與會者就運用何

5、種設計言語展開了生動、猛烈的爭辯。最后，與會者投票表決：假設要啟動一個芯片設計工程，他們情愿選擇哪種方案?結果，僅有2票或3票贊成運用SystemC、Cynlib和C Level設計；而Superlog和Verilog各自獲得了約20票。至于以后會是什么情況，連會議主持人John Cooley也明確表示：“5年后，誰也不知道這個星球會發(fā)生什么事情。各方人士各持己見：為Verilog辯護者以為，開發(fā)一種新的設計言語是一種浪費；為SystemC辯護者以為，系統(tǒng)級芯片SoC快速增長的復雜性需求新的設計方法；C言語的贊揚者以為，Verilog是硬件設計的匯編言語，而編程的規(guī)范很快就會是高級言語，Cyn

6、lib C+是最正確的選擇，它速度快、代碼精簡；Superlog的捍衛(wèi)者以為，Superlog是Verilog的擴展，可以在整個設計流程中僅提供一種言語和一個仿真器，與現(xiàn)有的方法兼容，是一種進化，而不是一場革命。當然，以上一切的討論都沒有提及模擬設計。假設想設計帶有模擬電路的芯片，硬件描畫言語必需有模擬擴展部分，像Verilog HDL-A，既要求可以描畫門級開關級，又要求具有描畫物理特性的才干。2 幾種代表性的HDL言語2.1 VHDL早在1980年，由于美國軍事工業(yè)需求描畫電子系統(tǒng)的方法，美國國防部開場進展VHDL的開發(fā)。1987年，由IEEEInstitute of Electrical

7、 and Electro- nics Engineers將VHDL制定為規(guī)范。參考手冊為IEEE VHDL言語參考手冊規(guī)范草案1076/B版，于1987年同意，稱為IEEE 1076-1987。該當留意，起初VHDL只是作為系統(tǒng)規(guī)范的一個規(guī)范，而不是為設計而制定的。第二個版本是在1993年制定的，稱為VHDL-93，添加了一些新的命令和屬性。雖然有“VHDL是一個4億美圓的錯誤這樣的說法，但VHDL畢竟是1995年以前獨一制定為規(guī)范的硬件描畫言語，這是它不爭的現(xiàn)實和優(yōu)勢；但同時它確實比較費事，而且其綜合庫至今也沒有規(guī)范化，不具有晶體管開關級的描畫才干和模擬設計的描畫才干。目前的看法是，對于特大

8、型的系統(tǒng)級數(shù)字電路設計，VHDL是較為適宜的。本質上，在底層的VHDL設計環(huán)境是由Verilog HDL描畫的器件庫支持的，因此，它們之間的互操作性非常重要。目前，Verilog和VDHL的兩個國際組織OVI、VI正在謀劃這一任務，預備成立專門的任務組來協(xié)調(diào)VHDL和Verilog HDL言語的互操作性。OVI也支持不需求翻譯，由VHDL到Verilog的自在表達。2.2 Verilog HDLVerilog HDL是在1983年，由GDAGateWay Design Automation公司的Phil Moorby首創(chuàng)的。Phil Moorby后來成為Verilog-XL的主要設計者和Cad

9、ence公司的第一合伙人。在19841985年，Phil Moorby設計出了第一個名為Verilog-XL的仿真器；1986年，他對Verilog HDL的開展又作出了另一個宏大的奉獻：提出了用于快速門級仿真的XL算法。隨著Verilog-XL算法的勝利，Verilog HDL言語得到迅速開展。1989年，Cadence公司收買了GDA公司，Verilog HDL言語成為Cadence公司的私有財富。1990年，Cadence公司決議公開Verilog HDL言語，于是成立了OVIOpen Verilog International組織，擔任促進Verilog HDL言語的開展?；赩eri

10、log HDL的優(yōu)越性，IEEE于1995年制定了Verilog HDL的IEEE規(guī)范，即Verilog HDL 4-1995；2001年發(fā)布了Verilog HDL 4-2001規(guī)范。在這個規(guī)范中，參與了Verilog HDL-A規(guī)范，使Verilog有了模擬設計描畫的才干。2.3 Superlog開發(fā)一種新的硬件設計言語，總是有些冒險，而且未必可以利用原來對硬件開發(fā)的閱歷。能不能在原有硬件描畫言語的根底上，結合高級言語C、C+甚至Java等言語的特點，進展擴展，到達一種新的系統(tǒng)級設計言語規(guī)范呢?Superlog就是在這樣的背景下研制開發(fā)的系統(tǒng)級硬件描畫言語。Verilog言語的首創(chuàng)者Phi

11、l Moorby和Peter Flake等硬件描畫言語專家，在一家叫Co-Design Automation的EDA公司進展協(xié)作，開場對Verilog進展擴展研討。1999年，Co-Design公司發(fā)布了SUPERLOGTM系統(tǒng)設計言語，同時發(fā)布了兩個開發(fā)工具：SYSTEMSIMTM和SYSTEMEXTM。一個用于系統(tǒng)級開發(fā)，一個用于高級驗證。2001年，Co-Design公司向電子產(chǎn)業(yè)規(guī)范化組織Accellera發(fā)布了SUPERLOG擴展綜合子集ESS，這樣它就可以在今天Verilog言語的RTL級綜合子集的根底上，提供更多級別的硬件綜合籠統(tǒng)級，為各種系統(tǒng)級的EDA軟件工具所利用。至今為止，

12、已超越15家芯片設計公司用Superlog來進展芯片設計和硬件開發(fā)。Superlog是一種具有良好前景的系統(tǒng)級硬件描畫言語。但是不久前，由于整個IT產(chǎn)業(yè)的滑坡，EDA公司進展大的整合，Co-Design公司被Synopsys公司兼并，情勢又變得撲朔迷離。2.4 SystemC隨著半導體技術的迅猛開展，SoC曾經(jīng)成為當今集成電路設計的開展方向。在系統(tǒng)芯片的各個設計中，像系統(tǒng)定義、軟硬件劃分、設計實現(xiàn)等，集成電路設計界不斷在思索如何滿足SoC的設計要求，不斷在尋覓一種能同時實現(xiàn)較高層次的軟件和硬件描畫的系統(tǒng)級設計言語。 SystemC正是在這種情況下，由Synopsys公司和CoWare公司積極呼

13、應目前各方對系統(tǒng)級設計言語的需求而協(xié)作開發(fā)的。1999年9月27日，40多家世界著名的EDA公司、IP公司、半導體公司和嵌入式軟件公司宣布成立“開放式SystemC聯(lián)盟。著名公司Cadence也于2001年參與了SystemC聯(lián)盟。SystemC從1999年9月聯(lián)盟建立初期的0.9版本開場更新，從1.0版到1.1版，不斷到2001年10月推出了最新的2.0版。3 各種HDL言語的體系構造和設計方法3.1 SystemC一切的SystemC都是基于C+的；圖1中的上層構架都是很明確地建立在下層的根底上；SystemC內(nèi)核提供一個用于系統(tǒng)體系構造、并行、通訊和同步時鐘描畫的模塊；完全支持內(nèi)核描畫以

14、外的數(shù)據(jù)類型、用戶定義數(shù)據(jù)類型；通常的通訊方式，如信號、FIFO，都可以在內(nèi)核的根底上建立，經(jīng)常運用的計算模塊也可以在內(nèi)核根底上建立；假設需求，圖1中較低層的內(nèi)容不依賴上層就可以直接運用。實踐運用中，SystemC由一組描畫類庫和一個包含仿真核的庫組成。在用戶的描畫程序中，必需包括相應的類庫，可以經(jīng)過通常的ANSI C+編譯器編譯該程序。SystemC提供了軟件、硬件和系統(tǒng)模塊。用戶可以在不同的層次上自在選擇，建立本人的系統(tǒng)模型，進展仿真、優(yōu)化、驗證、綜合等等。3.2 SuperlogSuperlog集合了Verilog的簡約、C言語的強大、功能驗證和系統(tǒng)級構造設計等特征，是一種高速的硬件描畫

15、言語。其體系構造如圖2。 Verilog 95和Verilog 2K。Superlog是Verilog HDL的超集，支持最新的Verilog 2K的硬件模型。 C和C+言語。Superlog提供C言語的構造、類型、指針，同時具有C+面對對象的特性。 Superlog擴展綜合子集ESS。ESS提供一種新的硬件描畫的綜合籠統(tǒng)級。 強大的驗證功能。自動測試基準，如隨機數(shù)據(jù)產(chǎn)生、功能覆蓋、各種專有檢查等。 Superlog的系統(tǒng)級硬件開發(fā)工具主要有Co- Design Automation公司的SYSTEMSIMTM和SYSTEMEXTM，同時可以結合其它的EDA工具進展開發(fā)。3.3 Verilog

16、和VHDL這兩種言語是傳統(tǒng)硬件描畫言語，有很多的書籍和資料可以查閱參考，這里不多引見。4 目前可取可行的戰(zhàn)略和方式按傳統(tǒng)方法，我們將硬件籠統(tǒng)級的模型類型分為以下五種： 系統(tǒng)級system用言語提供的高級構造實現(xiàn)算法運轉的模型； 算法級algorithm用言語提供的高級構造實現(xiàn)算法運轉的模型； RTL級Register Transfer Level描畫數(shù)據(jù)在存放器之間流動和如何處置、控制這些數(shù)據(jù)流動的模型。以上三種都屬于行為描畫，只需RTL級才與邏輯電路有明確的對應關系。 門級gate-level描畫邏輯門以及邏輯門之間的銜接模型。與邏輯電路有確切的銜接關系。以上四種，數(shù)字系統(tǒng)設計工程師必需掌握

17、。 開關級switch-level描畫器件中三極管和存儲節(jié)點以及它們之間銜接的模型。與詳細的物理電路有對應關系，工藝庫元件和宏部件設計人員必需掌握。根據(jù)目前芯片設計的開展趨勢，驗證級和綜合籠統(tǒng)級也有能夠成為一種規(guī)范級別。由于它們適宜于IP核復用和系統(tǒng)級仿真綜合優(yōu)化的需求，而軟件嵌入式、固件式也越來越成為一個和系統(tǒng)親密相關的籠統(tǒng)級別。 目前，對于一個系統(tǒng)芯片設計工程，可以采用的方案包括以下幾種： 最傳統(tǒng)的方法是，在系統(tǒng)級采用VHDL，在軟件級采用C言語，在實現(xiàn)級采用Verilog。目前，VHDL與Verilog的互操作性曾經(jīng)逐漸走向規(guī)范化，但軟件與硬件的協(xié)調(diào)設計還是一個很具挑戰(zhàn)性的任務，由于軟件

18、越來越成為SOC設計的關鍵。該方案的特點是：風險小，集成難度大，與原有方法完全兼容，有現(xiàn)成的開發(fā)工具；但工具集成由開發(fā)者自行擔任完成。 系統(tǒng)級及軟件級采用Superlog，硬件級和實現(xiàn)級均采用Verilog HDL描畫，這樣和原有的硬件設計可以兼容。只需重新采購兩個Superlog開發(fā)工具SYSTEMSIMTM和SYSTEMEXTM即可。該方案特點是風險較小，易于集成，與原硬件設計兼容性好，有集成開發(fā)環(huán)境。 系統(tǒng)級和軟件級采用SystemC，硬件級采用SystemC與常規(guī)的Verilog HDL相互轉換，與原來的軟件編譯環(huán)境完全兼容。開發(fā)者只需求一組描畫類庫和一個包含仿真核的庫，就可以在通常的

19、ANSI C+編譯器環(huán)境下開發(fā)；但硬件描畫與原有方法完全不兼容。該方案特點是風險較大，與原軟件開發(fā)兼容性好，硬件開發(fā)有風險。 5 未來開展和技術方向微電子設計工業(yè)的設計線寬曾經(jīng)從0.25m向 0.18m變化，而且正在向0.13m和90nm的目的努力邁進。到0.13m這個目的后，90%的信號延遲將由線路互連所產(chǎn)生。為了設計任務頻率近2GHz的高性能電路，就必需處理感應、電遷移和襯底噪聲問題同時還有設計復雜度問題。未來幾年的設計中所面臨的挑戰(zhàn)有哪些？規(guī)范組織怎樣去面對？當設計線寬降到0.13m，甚至更小時，將會出現(xiàn)四個主要的趨勢： 設計再利用； 設計驗證包括硬件和軟件； 互連問題將決議對時間、電源

20、及噪聲要求； 系統(tǒng)級芯片設計要求。滿足未來設計者需求的設計環(huán)境將是多家供應商提供處理方案的方式，由于涉及的問題面太廣且太復雜，沒有哪個公司或實體可以獨立處理。實踐上，人們完全有理由以為，對下一代設計問題處理方案的奉獻，根底研討活動與獨立產(chǎn)業(yè)的作用將同等重要。以后，EDA界將在以下三個方面開展任務。 互用性規(guī)范。一切處理方案的根底，是設計工具開發(fā)過程的組件互用性規(guī)范。我們知道，EDA工業(yè)采用的是工業(yè)上所需求的規(guī)范，而不論規(guī)范是誰制定的。但是，當今市場的迅速開展正在將優(yōu)勢轉向那些提供規(guī)范時能做到快速順應和技術領先的組織。處于領先的公司正在有目的地向這方面投資，那些沒有參與開發(fā)這些規(guī)范的公司那么必需單獨承當風險。 擴展其高級庫格式ALF規(guī)范，使其包含物理領域的信息，是EDA開發(fā)商可以努力于處理互連