奇數(shù)分頻電路

1、分頻電路的實現(xiàn)1 分頻是指將意單一頻率信號的頻率降低為原來的1/N，就叫N分頻。實現(xiàn)分頻的電路或裝置稱為“分頻器”。 若N為偶數(shù)則為偶數(shù)分頻，N為奇數(shù)則為奇數(shù)分頻。 通過分頻可以得到所需要的頻率。 2 1. 將信號進行占空比為50%的N（N為奇數(shù)）分頻： 利用一個上升沿和一個下降沿的占空比為（(N-1)/2:N）的N分頻電路分別對其分頻，最后將其輸出信號進行相或，便得到占空比為50%的N分頻之后的頻率值。 以3分頻為例： 首先設計模三的計數(shù)器，分別為上升沿和下降沿觸發(fā)。其真值表如下： 可以得出邏輯關系為：Q*0=Q1Q0 Q*1=Q1Q0按照此邏輯關系畫出如下的電路圖 占空比為1:1的奇數(shù)分頻

2、電路的實現(xiàn)：Q1Q0Q*1Q*00001011010003占空比為1:1的奇數(shù)分頻電路的實現(xiàn)： Q*0=Q1Q0 Q*1=Q1Q0按照此邏輯關系畫出如下的電路圖4占空比為1:1的奇數(shù)分頻電路的實現(xiàn)： 2 . 利用倍頻器將輸入頻率變?yōu)樵瓉淼?倍， 然后對加倍后的頻率進行偶數(shù)等占空比分頻。 以三分頻為例： 首先將信號clk進行倍頻F1，然后將信號進行6分頻F。 5 利用倍頻器將CLK信號二倍頻， 輸出信號F1頻率為CLK的2倍， 即F1=2CLK， 因此計數(shù)器只需對2CLK信號進行(2N) 倍偶數(shù)等占空比分頻。 倍頻電路部分：首先假設輸入頻率CLK和D觸發(fā)器的輸出Q的初始狀態(tài)均為高電平1。經(jīng)過邏輯

3、運算， F1輸出低電平0， 即D觸發(fā)器的時鐘為恒定電平， 其輸出維持1不變。現(xiàn)在假設輸入頻率CLK發(fā)生跳變， CLK跳變?yōu)榈碗娖剑?此時由于延時， D觸發(fā)器的輸出Q仍然維持1一段時間， 在這段時間里， F1的電平跳變?yōu)?。當F1跳變時， D觸發(fā)器輸出隨之發(fā)生跳變，由1變?yōu)?， 此時再與CLK的低電平邏輯組合， F1的輸出又跳變?yōu)?。由此可以看出， CLK一次電平跳變， F1的電平跳變2次。6分頻電路部分：采用格雷碼計數(shù)器，可有效的避免毛刺現(xiàn)象的發(fā)生。格雷碼跳變順序：001011010110111101 (Q2Q1Q0)用卡諾圖化簡之后的邏輯表達式：Q*2=Q2Q1+Q1Q0 Q1=Q0Q1+Q

4、2Q0 Q0=Q1Q0+Q2Q17 由于所選擇的格雷碼沒有000狀態(tài)，所以需保證起始狀態(tài)不能為000，則多了一個d高電平，用來控制起始狀態(tài)。 q2的輸出即是對時鐘信號clk三分頻之后的信號波形。8占空比為1:1的奇數(shù)分頻電路的實現(xiàn)：3. 利用如下電路圖實現(xiàn)910半整數(shù)分頻電路1. 假設有一個5MHZ的時鐘信號，但需要得到2MHZ的時鐘，分頻比為2.5，此時可采用半整數(shù)分頻器。2、 原理半整數(shù)分頻器的設計思想：以6.5分頻為例。要實現(xiàn)6.5分頻，可先設計一個模7計數(shù)器，在設計一個脈沖扣除電路，加在模7計數(shù)器之后，每來7個脈沖就扣除半個脈沖，即可實現(xiàn)分頻系數(shù)為6.5的半整數(shù)分頻。采用類似的方法，可實現(xiàn)任意半整數(shù)分頻器。圖1為