FPGA的靜態(tài)功耗分析與降低技術(shù)（二）

1、【W(wǎng)ord版本下載可任意編輯】 FPGA的靜態(tài)功耗分析與降低技術(shù)（二） 3 FPGA構(gòu)造中基本單元漏電流分析 3.1 晶體管的漏電流原理 晶體管的漏電流主要包括源漏之間的亞閾值漏電流（Isub）和柵漏電流（Igate），但隨著導(dǎo)電溝道的縮短，也帶來(lái)了其他的漏電流。圖5所示為在短溝道下所有的漏電流。 I1為pn結(jié)的反偏漏電流。 I2為源漏之間的亞閾值漏電流。它是在柵壓低于閾值電壓Vth時(shí)，在亞閾值區(qū)域有弱的反型而形成的電流。 I3為穿過(guò)柵氧化層形成的柵電流。它是由于柵氧化層厚度越來(lái)越薄，電子穿過(guò)柵氧化層產(chǎn)生的電流。 I4、I5分別為由于熱載流子效應(yīng)形成的從漏端到柵的電流和從漏端到襯底的電流。 I

2、6為源漏之間的穿通電流，它是由于在短溝道器件下源-襯底之間的耗盡層與漏-襯底之間的耗盡層越來(lái)越靠近，當(dāng)這兩個(gè)耗盡層結(jié)合，發(fā)生穿通效應(yīng)而產(chǎn)生的電流。 3.2 FPGA中基本單元漏電流分析 在FPGA中被用來(lái)做靜態(tài)漏電流模型的基本單元有：反向器、多路選擇器、SRAM單元、LUT單元、布線(xiàn)開(kāi)關(guān)。反向器被設(shè)計(jì)為具有相同的上升、下降時(shí)序， 以及盡可能小的延遲和面積開(kāi)銷(xiāo)。所有的多路選擇器是用面積的晶體管來(lái)實(shí)現(xiàn)，SRAM單元也是用面積的晶體管來(lái)實(shí)現(xiàn)，布線(xiàn)開(kāi)關(guān)的晶體管在面積和延遲 方面做了平衡。所有基本單元中的NMOS和PMOS都被用來(lái)考慮亞閾值漏電流，但是僅僅NMOS被用來(lái)考慮柵漏電流，因?yàn)镻MOS的柵漏電

3、流要遠(yuǎn)遠(yuǎn)小于 NMOS.當(dāng)NMOS的柵端為高電平時(shí)，即有電流從柵端流向溝道，如圖6所示。 （a）反向器：反向器的亞閾值漏電流在輸入分別為“0”和“1”兩個(gè)狀態(tài)時(shí)都開(kāi)展了建模，如圖7所示。當(dāng)反向器的柵為“0”時(shí)，只有亞閾值漏電流通過(guò)反向 器的NMOS管，PMOS管的柵漏電流被忽略。當(dāng)反向器的柵為“1”時(shí)為柵漏電流通過(guò)NMOS,亞閾值漏電流通過(guò)PMOS管。 （b）多路選擇器：在FPGA中，多路選擇器是通過(guò)NMOS傳輸管構(gòu)造來(lái)實(shí)現(xiàn)的。多路選擇器中的漏電流非常依靠輸入的狀態(tài)。圖8描述了一個(gè)4選1多路選擇器的構(gòu)造，當(dāng)選擇信號(hào)為（0,0）和輸入向量為（0010）時(shí)就存在亞閾值漏電流和柵漏電流，僅僅一個(gè)Q3

4、傳輸管有亞閾值漏電流，其他三個(gè)傳輸管Q2、 Q4、Q6有柵漏電流。當(dāng)保持選擇信號(hào)不變，輸入向量變化到（0110）時(shí)，就會(huì)有三個(gè)傳輸管Q1、Q3、Q5有亞閾值漏電流，兩個(gè)傳輸管Q1、Q6有柵 漏電流。 （c）SRAM單元：在FPGA中有大量的SRAM單元用來(lái)配置FPGA,這些SRAM在FPGA工作過(guò)程中僅僅被配置并且保持值不變。通常用標(biāo)準(zhǔn)的 六管構(gòu)造來(lái)設(shè)計(jì)配置用的SRAM并且選擇高Vth的晶體管，因?yàn)檫@些SRAM僅僅用作只讀模式，僅配置。通過(guò)高的Vth來(lái)降低亞閾值漏電流就會(huì)非常重 要，在很多商業(yè)化的FPGA中都選擇高Vth SRAM單元。亞閾值漏電流通過(guò)兩個(gè)背靠背連接的反向器，柵漏電流通過(guò)傳輸管

5、中的一個(gè)，如圖9所示。 （d）LUT單元：LUT查找表是有SRAM單元陣列和多路選擇器組成的。SRAM單元陣列來(lái)實(shí)現(xiàn)真值表，多路選擇器根據(jù)LUT輸入來(lái)選擇查找哪個(gè)SRAM單元。LUT的漏電流如上SRAM、多路選擇器以及反向器所述。 （e）布線(xiàn)開(kāi)關(guān)：在FPGA中有兩種構(gòu)造的布線(xiàn)開(kāi)關(guān)，一種是BUF驅(qū)動(dòng)的布線(xiàn)開(kāi)關(guān)，另一種是傳輸管的布線(xiàn)開(kāi)關(guān)，這兩種構(gòu)造都含有NMOS傳輸管。圖10描述了種構(gòu)造的漏電流情況，當(dāng)NMOS傳輸管關(guān)掉S=0,輸入In為1,輸出Node同樣為1時(shí)， 亞閾值漏電流通過(guò)反向器的PMOS管和傳輸管NMOS,柵漏電流通過(guò)反向器的NMOS管。 圖11描述了第二種構(gòu)造的柵漏電流情況，當(dāng)傳輸管

6、柵為1,傳輸0時(shí)就會(huì)有柵漏電流。 在布線(xiàn)構(gòu)造中布線(xiàn)開(kāi)關(guān)NMOS必須去驅(qū)動(dòng)BUF,當(dāng)NMOS傳輸一個(gè)邏輯1會(huì)損失一個(gè)Vth,再去驅(qū)動(dòng)BUF時(shí)將會(huì)有很大的靜態(tài)漏電流，如圖12所示。 為了解決這個(gè)問(wèn)題，商業(yè)化的FPGA通常通過(guò)提高NMOS傳輸管的柵電壓來(lái)防止閾值電壓損失，從而降低靜態(tài)電流，如圖13所示。 3.3 靜態(tài)功耗降低技術(shù) 亞閾值漏電流是靜態(tài)功耗產(chǎn)生的主要原因之一，降低亞閾值漏電流將有效地降低芯片的靜態(tài)功耗。亞閾值漏電流的解析模型如下公式所示： Vt為閾值電壓，n為亞閾值擺幅系數(shù)，W為晶體管的寬度，L為長(zhǎng)度，為電子遷移率，q為電子電量，s為硅表面勢(shì)，si為硅的介電常數(shù)。從式中可以看出亞閾值漏電流非常依賴(lài)閾值電壓Vt. 為了降低FPGA中的靜態(tài)功耗，可以采用雙閾值電壓的晶體管。對(duì)于關(guān)鍵路徑上的晶體管，如布線(xiàn)開(kāi)關(guān)對(duì)速度要求高，采用低閾值電壓柵的晶體管。 對(duì)于非關(guān)鍵路徑上的晶體管，如配置SRAM,采用高閾值電壓柵的晶體管來(lái)降低靜態(tài)功耗。 通過(guò)對(duì)一個(gè)CLB的仿真，將非關(guān)鍵路徑上NMOS晶體管的閾值電壓從0.35 V提高到0.5 V,靜態(tài)電流將從原來(lái)的12 A降低到8 A. 4 結(jié)束語(yǔ)