第一章CPLDFPGA可編程邏輯器件2015

1、CPLD/FPGA可編程邏輯器件主講：王宗省1主要術(shù)語一EDA的概念二EDA的主要內(nèi)容三EDA技術(shù)的主要特征四CPLD/FPGA知識概述主要學(xué)習(xí)方法五2EDA：電子設(shè)計(jì)自動(dòng)化Electronic design automationPLD：可編程邏輯器件 Programmable logical deviceCPLD：復(fù)雜可編程邏輯器件 complex programmable logical deviceFPGA：現(xiàn)場可編程門陣列 field programmable gates arrayISP：在系統(tǒng)可編程 in system programmableASIC：專用集成電路 Applica

2、tion specific integrated circuitsSOC：片上系統(tǒng) System On ChipSOPC：可編程片上系統(tǒng) System On Chip IP：經(jīng)過測試和優(yōu)化的功能復(fù)雜的電路 Intellectual Property一、主要術(shù)語： 3 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心就是EDA（電子設(shè)計(jì)自動(dòng)化，Electronic Design Automation）技術(shù)。利用EDA技術(shù)，電子設(shè)計(jì)師可以方便地實(shí)現(xiàn)IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)等工作。 二、EDA的概念 4 在廣義的EDA技術(shù)中，CAA技術(shù)和PCB-CAD技術(shù)不具備邏輯綜合和邏輯適配的功能，因此它并不能稱為真正意義上的

3、EDA技術(shù)。 廣義的EDA技術(shù)，除了狹義的EDA技術(shù)外，還包括計(jì)算機(jī)輔助分析CAA技術(shù)(如PSPICE，EWB，MATLAB等)，印刷電路板計(jì)算機(jī)輔助設(shè)計(jì)PCB-CAD技術(shù)(如PROTEL，ORCAD等)。 5 狹義的EDA技術(shù)，就是以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)開發(fā)工具的EDA技術(shù)。 6可編程邏輯器件（簡稱PLD）是一種由用戶編程來實(shí)現(xiàn)某種邏輯功能的新型邏輯器件。它不僅速度快、集成度高，能夠完成用戶定義的邏輯功能，還可以加密和重新定義編程，其允許編程次數(shù)可多達(dá)上萬次。使用可編程邏輯器件

4、可大大簡化硬件系統(tǒng)、降低成本、提高系統(tǒng)的可靠性、靈活性。 三、EDA的主要內(nèi)容 1、可編程邏輯器件 7目前，PLD主要分為FPGA(現(xiàn)場可編程門陣列)和 CPLD(復(fù)雜可編程邏輯器件)兩大類。FPGA和CPLD最明顯的特點(diǎn)是高集成度、高速度和高可靠性。由于它們的明顯特點(diǎn)，可以應(yīng)用于超高速領(lǐng)域和實(shí)時(shí)測控方面以及嵌入式領(lǐng)域等等。 8VHDLVHSIC(Very High Speed Integrated Circuit)Hardware Description Language VHDLVerilog HDLSystemVerilogSystemC 具有很強(qiáng)的電路描述和建模能力 具有與具體硬件電路

5、無關(guān)和與設(shè)計(jì)平臺無關(guān)的特性 具有良好的電路行為描述和系統(tǒng)描述的能力 2 硬件描述語言VHDL 9 硬件描述語言（HDL）是各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。所謂硬件描述語言，實(shí)際就是一個(gè)描述工具，其描述的對象就是待設(shè)計(jì)電路系統(tǒng)的邏輯功能、實(shí)現(xiàn)該功能的算法、選用的電路結(jié)構(gòu)以及其他各種約束條件等。通常要求HDL既能描述系統(tǒng)的行為，又能描述系統(tǒng)的結(jié)構(gòu)。 10（1）Verilog-HDL Verilog-HDL語言是在1983年由GDA (Gateway Design Automation)公司首創(chuàng)的，主要用于數(shù)字系統(tǒng)的設(shè)計(jì)。 （2）VHDL VHDL語言是美國國防部于20世紀(jì)80年代后期

6、，出于軍事工業(yè)的需要開發(fā)的。11 VHDL語言是一種高級描述語言，適用于電路高級建模，綜合的效率和效果較好。 Verilog-HDL語言是一種低級的描述語言，適用于描述門級電路，容易控制電路資源，但其對系統(tǒng)的描述能力不如VHDL語言。 12 設(shè)計(jì)過程中的每一步都可稱為一個(gè)綜合環(huán)節(jié)。 (1) 從自然語言轉(zhuǎn)換到VHDL語言算法表示，即自然語言綜合； (2)從算法表示轉(zhuǎn)換到寄存器傳輸級(Register Transport Level，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合； (3) RTL級表示轉(zhuǎn)換到邏輯門(包括觸發(fā)器)的表示，即邏輯綜合； (4) 從邏輯門表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì)

7、)，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱為版圖綜合或結(jié)構(gòu)綜合。有了版圖信息就可以把芯片生產(chǎn)出來了。有了對應(yīng)的配置文件，就可以使對應(yīng)的FPGA變成具有專門功能的電路器件。（3）綜合13把抽象的實(shí)體結(jié)合成單個(gè)或統(tǒng)一的實(shí)體。 編譯器和綜合功能比較 14 VHDL綜合器運(yùn)行流程 15自頂向下的設(shè)計(jì)流程 （4）基于VHDL的自頂向下設(shè)計(jì)方法 16 方案論證與系統(tǒng)級構(gòu)建獨(dú)立于硬件的系統(tǒng)行為評估和設(shè)計(jì)。系統(tǒng)仿真：包括系統(tǒng)級的硬件設(shè)計(jì)與仿真，軟件設(shè)計(jì)與仿真現(xiàn)代電子系統(tǒng)設(shè)計(jì)流程將硬件系統(tǒng)設(shè)計(jì)文件轉(zhuǎn)換成可綜合（RTL）硬件描述語言（HDL）。 進(jìn)行功能仿真將硬件描述語言轉(zhuǎn)換成標(biāo)準(zhǔn)網(wǎng)表文件，如EDIF、VHDL、V

8、erilog等通過結(jié)構(gòu)綜合或適配（芯片內(nèi)的布線布局），將標(biāo)準(zhǔn)網(wǎng)表文件轉(zhuǎn)換成芯片下載文件。進(jìn)行時(shí)序仿真硬件系統(tǒng)實(shí)現(xiàn)。硬件系統(tǒng)測試與調(diào)試HARDWEAR DEBUGERRING軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING系統(tǒng)設(shè)計(jì)完成傳統(tǒng)電子系統(tǒng)設(shè)計(jì)流程根據(jù)方案和系統(tǒng)指標(biāo)選購硬件，并設(shè)計(jì)電路板，即硬件系統(tǒng)實(shí)際自頂向下的設(shè)計(jì)流程自底向上的設(shè)計(jì)流程方案論證，與算法確定軟件設(shè)計(jì)與調(diào)試。SOFTWEAR DEBUGERRING硬件系統(tǒng)測試與調(diào)試系統(tǒng)設(shè)計(jì)完成，或系統(tǒng)中的某一模塊實(shí)際完成EDA設(shè)計(jì)流程與傳統(tǒng)技術(shù)設(shè)計(jì)流程比較17 目前在國內(nèi)比較流行的EDA 軟件工具主要有Altera公司的MAX+pl

9、us和Quartus、Lattice公司的Expert LEVER和Synario、Xilinx公司的Foundation和Alliance、Actel公司的Actel Designer等。 3、EDA軟件 18EDA開發(fā)軟件特性 廠商EDA軟件名稱軟件適用器件系列軟件支持的描述方式AlteraMAX+plusMAX、FLEX等邏輯圖、波形圖、AHDL文本、Verilog-HDL文本、VHDL文本等QuartusMAX、FLEX、APEX等XilinxAllianceXilinx各種系列邏輯圖、VHDL文本等FoundationXC系列LatticeSynarioMACH GAL、ispLSI

10、、pLSI等邏輯圖、ABEL文本、VHDL文本等Expert LEVERIspLSI、pLSI、 MACH等邏輯圖、VHDL文本等ActelActel DesignerSX系列、MX系列邏輯圖、VHDL文本等19EDA技術(shù)的3個(gè)層次（1）EWB、PSpice、protel的學(xué)習(xí)作為EDA的最初級內(nèi)容；（2）利用VHDL完成對CPLD/FPGA的開發(fā)等作為中級內(nèi)容；（3）ASIC的設(shè)計(jì)作為最高級內(nèi)容20（1）高層綜合與優(yōu)化的理論與方法取得了很大的進(jìn)展，其結(jié)果大大縮短了復(fù)雜的ASIC的設(shè)計(jì)周期，同時(shí)改進(jìn)了設(shè)計(jì)質(zhì)量；（2）采用硬件描述語言來描述10萬門以上的設(shè)計(jì)，形成了國際通用的VHDL等硬件描述語

11、言。它們均支持不同層次的描述，使得復(fù)雜IC的描述規(guī)范化，便于傳遞、交流、保存與修改，并可建立獨(dú)立的工藝設(shè)計(jì)文檔，便于設(shè)計(jì)重用； 四、EDA技術(shù)的主要特征 1、EDA技術(shù)主要有以下這些特征 21（3）開放式的設(shè)計(jì)環(huán)境（各廠家均適合）；（4）自頂向下的算法；（5）豐富的元器件模塊庫；（6）具有較好的人機(jī)對話界面與標(biāo)準(zhǔn)的CAM接口；（7）建立并行設(shè)計(jì)工程框架結(jié)構(gòu)的集成化設(shè)計(jì)環(huán)境，以適應(yīng)當(dāng)今ASIC的特點(diǎn)：規(guī)模大而復(fù)雜，數(shù)字與模擬電路并存，硬件與軟件并存，產(chǎn)品上市更新快。 22EDA技術(shù)的發(fā)展分為三個(gè)階段 20世紀(jì)70年代計(jì)算機(jī)輔助設(shè)計(jì)CAD階段20世紀(jì)80年代 計(jì)算機(jī)輔助工程設(shè)計(jì)階段20世紀(jì)90年代

12、 電子系統(tǒng)設(shè)計(jì)自動(dòng)化階段2、EDA技術(shù)主要發(fā)展階段 23 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是： 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2)如果某一過程存在錯(cuò)誤，查找和修改十分不便。 3)設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。 4)對于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。EDA技術(shù)有很大不同： 1)采用硬件描述語言作為設(shè)計(jì)輸入。 2)庫(Library)的引入。 3)設(shè)計(jì)文檔的管理。 4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5)具有自主知識產(chǎn)權(quán)。 6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可利用性。 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測試技術(shù)。 9)對設(shè)計(jì)者的硬件知識和硬件經(jīng)驗(yàn)要求低。10)高速性能好。11)純硬件系統(tǒng)的高可靠性。24 EDA與傳統(tǒng)電子設(shè)計(jì)方法的比較FPGA和DSP芯片實(shí)現(xiàn)FIR濾波器的速度對比8位FIR濾波器階數(shù)FPG