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文檔簡介

5.6.1

時序電路建?；A(chǔ)

5.6.2

鎖存器和觸發(fā)器的Verilog建模

5.6用VerilogHDL描述鎖存器和觸發(fā)器

Verilog行為級描述用關(guān)鍵詞initial或always，但initial是面向仿真，不能用于邏輯綜合。always是無限循環(huán)語句，其用法為：5.6.1時序電路建?；A(chǔ)

always＠(事件控制表達式（或敏感事件表)）

begin

塊內(nèi)局部變量的定義；過程賦值語句；

end

敏感事件分為電平敏感事件和邊沿觸發(fā)事件:邊沿敏感事件（如觸發(fā)器）

:

always＠(posedgeCPornegedgeCR）CP的上升沿或CR的下降沿來到，后面的過程語句就會執(zhí)行。電平敏感事件（如鎖存器）:always＠(seloraorb）

sel、a、b中任意一個電平發(fā)生變化，后面的過程賦值語句將執(zhí)行一次。過程賦值語句有阻塞型和非阻塞型:阻塞型用“＝”表示，多條語句順序執(zhí)行。

beginf=A&B;

g=f|C;end非阻塞型用“<=”表示，語句塊內(nèi)部的語句并行執(zhí)行。

beginf<=A&B;

g<=f|C;

//g用CP上升沿前的f值end5.6.2鎖存器和觸發(fā)器的Verilog建模實例moduleD_latch(Q,D,E);//D鎖存器的描述

outputQ;inputD,E;regQ;always@(EorD)if(E)Q<=D;//Sameas:if(E==1)endmodulemoduleDFF(

outputregQ,inputD,

CP);//D觸發(fā)器的描述always@(posedgeCP)Q<=D;endmodule例：分析下面Verilog模塊,說明其邏輯功能。moduleasync_set_rst_DFF(

outputregQ,QN,

inputD,CP,Sd,Rd);always@(posedgeCP,negedgeSd,

negedgeRd)begin

if(~Sd||~Rd)

if(~Sd)begin

Q<=1‘b1;QN<=1’b0;

end//異步置數(shù)

elsebegin

Q<=1‘b0;QN<=1’b1;

end//異步

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