2022年半導(dǎo)體蝕刻設(shè)備行業(yè)深度研究報告

2022年半導(dǎo)體蝕刻設(shè)備行業(yè)深度研究報告1.刻蝕是集成電路制造關(guān)鍵環(huán)節(jié)，復(fù)雜工藝構(gòu)筑行業(yè)壁壘1.1.刻蝕是雕刻芯片的精準(zhǔn)手術(shù)刀集成電路（integratedcircuit）是采用多種工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個管殼內(nèi)，實現(xiàn)所需電路功能的微型結(jié)構(gòu)?，F(xiàn)代集成電路按功能劃分，主要可以分為存儲器，處理器，邏輯IC，模擬IC四大類。完整的集成電路的制造過程通常分為前道晶圓制造（Front-End）與后道封裝（BackEnd）兩個部分。傳統(tǒng)封裝（后道）測試工藝可以大致分為背面減薄、晶圓切割、貼片、引線鍵合、模塑、電鍍、切筋成型和終測等8個主要步驟。與前道晶圓制造相比，后道封裝相對簡單，對工藝環(huán)境、設(shè)備和材料的要求較低。前道晶圓制造的復(fù)雜程度要遠(yuǎn)超后道封裝，主要涉及光刻，刻蝕，薄膜沉積，顯影涂膠，清洗，摻雜氧化擴散，量測等工藝。其中刻蝕與光刻及薄膜沉積一起，并列為晶圓制造最重要的三大工藝之一。集成電路的構(gòu)造并非簡單的平面圖形，而是一層層構(gòu)造疊加起的立體結(jié)構(gòu)。其中，刻蝕作為核心工藝之一的作用，是通過物理及化學(xué)的方法，在晶圓表面的襯底及其他材料上，雕刻出集成電路所需的立體微觀結(jié)構(gòu)，將前道掩模上的圖形轉(zhuǎn)移到晶圓表面。在刻蝕新形成的結(jié)構(gòu)上，可以進(jìn)行??????2、SiN介質(zhì)薄膜沉積或金屬Al，Cu，W薄膜沉積，也可以進(jìn)行多重曝光或下一刻蝕步驟，最終在各個層形成正確圖形，并使得不同層級之間適當(dāng)連通，形成完整的集成電路?？涛g設(shè)備的重要性不斷升高。這是由于光刻設(shè)備受到光源波長（DUV的193nm或EUV的13.5nm）的限制，分辨率有一定極限；當(dāng)晶體管微縮到一定尺寸之后，單純依靠光刻機的精確度推進(jìn)工藝進(jìn)步已經(jīng)非常困難?？涛g步驟的設(shè)備，工藝，核心零部件的行業(yè)壁壘很高。這主要是因為：（1）刻蝕作為圖形轉(zhuǎn)移的關(guān)鍵步驟，其所需要雕刻出的結(jié)構(gòu)形態(tài)各異；（2）刻蝕步驟需要在不同的材質(zhì)表面進(jìn)行，其所涉及的工藝方法相差較大；（3）刻蝕作為主要步驟，占用了大量工藝時間和廠房空間，其生產(chǎn)效率和良率，對產(chǎn)線的效率影響很大；（4）刻蝕步驟需要射頻源，氣路，電極，冷熱源，真空等多個子系統(tǒng)的精確流暢配合，這需要大量的工藝數(shù)據(jù)積累。集成電路2D存儲器件的線寬已接近物理極限。NAND閃存已進(jìn)入3D時代，目前128層3DNAND閃存已進(jìn)入量產(chǎn)階段，196層和200層以上的閃存芯片正逐步放量。3DNAND制造工藝中，增加集成度的方法不再是縮小單層的線寬，而是增加堆疊的層數(shù)。邏輯與DRAM集成電路也已遇到物理因素限制，3D化設(shè)計雛形開始浮現(xiàn)。3D化集成電路對刻蝕設(shè)備提出了更高的要求。1.2.刻蝕方法從濕法到干法的演變80年代以后，隨著集成電路制程的升級，及芯片結(jié)構(gòu)尺寸的不斷縮小，濕法刻蝕在線寬控制，刻蝕方向性方面的局限性漸漸顯現(xiàn)，并逐步被干法刻蝕取代。濕法刻蝕目前多用于回刻蝕，特殊材料層的去除，殘留物的清洗。1.2.1.濕法刻蝕的技術(shù)應(yīng)用濕法刻蝕是較為原始的刻蝕技術(shù)，利用溶液與薄膜的化學(xué)反應(yīng)去除薄膜未被保護(hù)掩模覆蓋的部分，從而達(dá)到刻蝕的目的。其反應(yīng)產(chǎn)物必須是氣體或可溶于刻蝕劑的物質(zhì)，否則會出現(xiàn)反應(yīng)物沉淀的問題，影響刻蝕的正常進(jìn)行。通常，使用濕法刻蝕處理的材料包括硅，鋁和二氧化硅等。1）硅的濕法刻蝕一般采用強氧化劑對硅進(jìn)行氧化，然后利用氫氟酸與二氧化硅反應(yīng)，去除掉二氧化硅，達(dá)到刻蝕硅的目的。最常用的刻蝕溶劑是硝酸與氫氟酸和水的混合液。此外，也可以使用含KOH的溶液進(jìn)行刻蝕。2）二氧化硅的濕法刻蝕二氧化硅的濕法刻蝕可以使用氫氟酸（HF）作為刻蝕劑，但是在反應(yīng)過程中會不斷消耗氫氟酸，從而導(dǎo)致反應(yīng)速率逐漸降低。為了避免這種現(xiàn)象的發(fā)生，通常在刻蝕溶液中加入氟化銨作為緩沖劑，形成的刻蝕溶液稱為BHF。氟化銨通過分解反應(yīng)產(chǎn)生氫氟酸，維持氫氟酸的恒定濃度。3）氮化硅的濕法刻蝕氮化硅是一種化學(xué)性質(zhì)比較穩(wěn)定的材料，它在半導(dǎo)體制造中的作用，主要是作為遮蓋層，以及完成主要流程后的保護(hù)層。濕法刻蝕大多用于整層氮化硅的去除，對于小面積刻蝕，通常選擇干法刻蝕。4）鋁的濕法刻蝕集成電路中，大多數(shù)電極引線都由鋁或鋁合金制成。鋁刻蝕的方法很多，生產(chǎn)上常用加熱的磷酸，硝酸，醋酸以及水的混合溶液。硝酸的作用主要是提高刻蝕速率，醋酸用來提高刻蝕均勻性的。1.2.2.干法刻蝕技術(shù)的運用隨著集成電路的發(fā)展，濕法刻蝕呈現(xiàn)出以下局限：不能運用3微米以下的圖形；濕法刻蝕為各向同性，容易導(dǎo)致刻蝕圖形變形；液體化學(xué)品潛在的毒性和污染；需要額外的沖洗和干燥步驟等。干法刻蝕技術(shù)的出現(xiàn)解決了濕法刻蝕面臨的難題。干法刻蝕使用氣體作為主要刻蝕材料，不需要液體化學(xué)品沖洗。干法刻蝕主要分為等離子刻蝕，離子濺射刻蝕，反應(yīng)離子刻蝕三種，運用在不同的工藝步驟中。1）等離子體刻蝕是將刻蝕氣體電離，產(chǎn)生帶電離子，分子，電子以及化學(xué)活性很強的原子（分子）團(tuán)，然后原子（分子）團(tuán)會與待刻蝕材料反應(yīng)，生成具有揮發(fā)性的物質(zhì)，并被真空設(shè)備抽氣排出。根據(jù)產(chǎn)生等離子體方法的不同，干法刻蝕主要分為電容性等離子體刻蝕和電感性等離子體刻蝕。電容性等離子體刻蝕主要處理較硬的介質(zhì)材料，刻蝕高深寬比的通孔，接觸孔，溝道等微觀結(jié)構(gòu)。電感性等離子體刻蝕，主要處理較軟和較薄的材料。這兩種刻蝕設(shè)備涵蓋了主要的刻蝕應(yīng)用。2）反應(yīng)離子刻蝕（ReactiveIonEtchingRIE）通過活性離子對襯底進(jìn)行物理轟擊，同時進(jìn)行化學(xué)反應(yīng)。它綜合濺射刻蝕和等離子刻蝕，同時兼有各向異性和選擇性好的優(yōu)點。先用離子轟擊將刻蝕材料表面，將原子鍵破壞使化學(xué)反應(yīng)增強，再將沉積于被刻蝕物表面的產(chǎn)物打掉。3）離子束濺射刻蝕又稱離子束刻蝕或離子銑。與主要依賴化學(xué)反應(yīng)的等離子體刻蝕系統(tǒng)不同，離子束刻蝕是一個物理工藝。晶圓在真空反應(yīng)室內(nèi)被置于固定器上，向反應(yīng)室導(dǎo)入氬氣流；氬氣受到從一對陰陽極來的高能電子束流的影響，氬原子被離子化，變?yōu)閹д姾傻母吣軤顟B(tài)，被吸向固定器。當(dāng)氬原子向晶圓固定器移動時，它們會加速沖擊暴露的晶圓層，并將晶圓表面轟擊掉一小部分。1.3.硅、金屬、介質(zhì)，CCP與ICP，多種刻蝕工藝互相配合金屬刻蝕主要用于金屬互連線鋁合金刻蝕，制作鎢塞；介質(zhì)刻蝕主要用于制作接觸孔，通孔，凹槽；硅刻蝕主要用于制作柵極和器件隔離溝槽。介質(zhì)刻蝕一般為電容耦合等離子體刻蝕機；硅，金屬刻蝕一般為電感耦合等離子體刻蝕機。1.3.1.CCP刻蝕與ICP刻蝕的區(qū)別1）電容耦合等離子體(CapacitivelyCoupledPlasma)刻蝕電容耦合等離子體刻蝕（CCP）是通過匹配器和隔直電容把射頻電壓加到兩塊平行平板電極上進(jìn)行放電而生成的，兩個電極和等離子體構(gòu)成一個等效電容器。這種放電是靠歐姆加熱和鞘層加熱機制來維持的。由于射頻電壓的引入，將在兩電極附近形成一個電容性鞘層，而且鞘層的邊界是快速振蕩的。當(dāng)電子運動到鞘層邊界時，將被這種快速移動的鞘層反射而獲得能量。電容耦合等離子體刻蝕常用于刻蝕電介質(zhì)等化學(xué)鍵能較大的材料，刻蝕速率較慢。2）電感耦合等離子體ICP(InductivelyCoupledPlasma)刻蝕電感耦合等離子體刻蝕(ICP)的原理，是交流電流通過線圈產(chǎn)生誘導(dǎo)磁場，誘導(dǎo)磁場產(chǎn)生誘導(dǎo)電場，反應(yīng)腔中的電子在誘導(dǎo)電場中加速產(chǎn)生等離子體。通過這種方式產(chǎn)生的離子化率高，但是離子團(tuán)均一性差，常用于刻蝕硅，金屬等化學(xué)鍵能較小的材料。電感耦合等離子體刻蝕設(shè)備可以做到電場在水平和垂直方向上的獨立控制，可以做到真正意義上的De-couple，獨立控制plasma密度以及轟擊能量。1.3.2.單晶硅刻蝕單晶硅刻蝕用于形成淺溝槽（STI），電容器的深溝槽。單晶硅刻蝕包括兩個工藝過程:突破過程和主刻蝕過程，突破過程使用SiF4和NF氣體，通過強離子轟擊和氟元素化學(xué)作用移除單晶硅表面的氧化層；主刻蝕則一般采用溴化氫（HBr）為主要刻蝕劑，溴化氫在等離子體中分解釋放溴元素自由基,這些自由基和硅反應(yīng)形成具有揮發(fā)性的四溴化硅（SiBr4）。單晶硅刻蝕通常采用電感耦合等離子體刻蝕的刻蝕機。1.3.3.多晶硅刻蝕多晶硅刻蝕是最重要的刻蝕工藝之一,因為它決定了晶體管的柵極，而對柵極尺寸的控制很大程度上決定了集成電路的性能。多晶硅的刻蝕要有很好的選擇比。通常選用鹵素氣體，氯氣可實現(xiàn)各向異性刻蝕并且有很好的選擇比（可達(dá)到10:1）；溴基氣體可得到100:1的選擇比；HBr與氯氣，氧氣的混合氣體，則可以提高刻蝕速率。而且鹵素氣體與硅的反應(yīng)產(chǎn)物沉積在側(cè)墻上，可起到保護(hù)作用。多晶硅刻蝕通常采用電感耦合等離子體刻蝕的刻蝕機。1.3.4.金屬刻蝕金屬刻蝕主要是互連線及多層金屬布線的刻蝕，刻蝕的要求是：高刻蝕速率（大于1000nm/min）；高選擇比，對掩蓋層大于4:1，對層間介質(zhì)大于20:1；高的刻蝕均勻性；關(guān)鍵尺寸控制好；無等離子體損傷；殘留污染物少；不會腐蝕金屬等。金屬刻蝕通常采用電感耦合等離子體刻蝕的刻蝕機。1）鋁的刻蝕鋁是半導(dǎo)體制備中最主要的導(dǎo)線材料，具有電阻低，易于沉積和刻蝕的優(yōu)點。刻蝕鋁，是利用氯化物氣體所產(chǎn)生的等離子體完成的。鋁和氯反應(yīng)產(chǎn)生具有揮發(fā)性的三氯化鋁（AlCl3），隨著腔內(nèi)氣體被抽干。一般情況下，鋁的刻蝕溫度比室溫稍高（例如70℃），AlCl3的揮發(fā)性更佳，可以減少殘留物。除了氯氣外，鋁刻蝕常將鹵化物加入，如SiCl4，BCl3，BBr3，CCl4，CHF3等，主要是為了去除鋁表面的氧化層，保證刻蝕的正常進(jìn)行。2）鎢的刻蝕在多層金屬結(jié)構(gòu)中，鎢是用于孔填充的主要金屬，其他的還有鈦，鉬等?？梢杂梅蚵然鶜怏w來刻蝕金屬鎢，但是氟基氣體（SiF6，CF4）對氧化硅的選擇比較差，而氯基氣體（CCl4）則有好的選擇比。通常在反應(yīng)氣體中加入氮氣來獲得高的刻蝕膠選擇比，加入氧氣來減少碳的沉積。用氯基氣體刻蝕鎢可實現(xiàn)各向異性刻蝕和高選擇比。干法刻蝕鎢使用的氣體主要是SF6，Ar及O2，其中，SF6在等離子體中可被分解，以提供氟原子和鎢進(jìn)行化學(xué)反應(yīng)產(chǎn)生氟化物。3）氮化鈦刻蝕氮化鈦硬掩膜取代傳統(tǒng)的氮化硅或氧化層掩膜，用于雙大馬士革刻蝕工藝。傳統(tǒng)掩膜和低k介電層之間的選擇比不高，會導(dǎo)致在刻蝕完成后出現(xiàn)低k介電層頂部圓弧狀輪廓以及溝槽寬度擴大，沉積形成的金屬線之間的間距過小，容易發(fā)生橋接漏電或直接擊穿。氮化鈦刻蝕通常運用于硬掩膜開孔的過程中，主要反應(yīng)產(chǎn)物為TiCl4。1.3.5.介質(zhì)刻蝕介質(zhì)刻蝕以二氧化硅，氮化硅等電介質(zhì)為主要刻蝕對象,被廣泛應(yīng)用在芯片制造中。電介質(zhì)刻蝕主要用于形成接觸孔和通道孔，用以連接不同的電路層級。此外，介質(zhì)刻蝕覆蓋的工藝步驟還有硬式遮蔽層刻蝕和焊接墊刻蝕（部分）。介質(zhì)刻蝕通常采用電容耦合等離子體刻蝕原理的刻蝕機。1）二氧化硅膜的等離子刻蝕二氧化硅膜的刻蝕通常采用含有氟化碳的刻蝕氣體，如CF4，CHF3，C2F6，SF6和C3F8等。刻蝕氣體中所含的碳可以與氧化層中的氧產(chǎn)生副產(chǎn)物CO及CO2，從而去除氧化層中的氧。CF4是最常用的刻蝕氣體，當(dāng)CF4與高能量電子碰撞時，就會產(chǎn)生各種離子，原子團(tuán)，原子和游離基。氟游離基可以與SiO2和Si發(fā)生化學(xué)反應(yīng)，生成具有揮發(fā)性的四氟化硅（SiF4）。2）氮化硅膜的等離子刻蝕氮化硅膜的刻蝕可以使用CF4或CF4混合氣體（加O2，SF6和NF3）進(jìn)行等離子體刻蝕。針對Si3N4膜，使用CF4—O2等離子體或其他含有F原子的氣體等離子體進(jìn)行刻蝕時，對氮化硅的刻蝕速率可達(dá)到1200?/min，刻蝕選擇比可高達(dá)20:1，主要產(chǎn)物為具有揮發(fā)性，方便被抽走的四氟化硅（SiF4）。1.4.刻蝕工藝指標(biāo)復(fù)雜，難度大行業(yè)壁壘高刻蝕是光刻之外最重要的集成電路制造步驟，存在多項關(guān)鍵工藝指標(biāo)，對芯片良品率和產(chǎn)能影響很大。刻蝕設(shè)備想要達(dá)成相關(guān)的工藝指標(biāo)，則需要長期的實驗和跑片來積累經(jīng)驗和knowhow，并不斷調(diào)試設(shè)備各個子系統(tǒng)的相應(yīng)參數(shù)設(shè)置。因此，刻蝕設(shè)備行業(yè)存在較高的壁壘。1）刻蝕速率即在刻蝕過程中去除硅片表面材料的速度，實際生產(chǎn)中為了提高產(chǎn)量，需要提高刻蝕速率。在采用單片工藝的設(shè)備中，它是一個非常重要的參數(shù)。2）刻蝕剖面指的是被刻蝕圖形的側(cè)壁形狀，有兩種基本的刻蝕剖面，分別是各向同性和各向異性。各向同性的刻蝕剖面是在所有方向上（橫向和縱向）以相同的刻蝕速率進(jìn)行刻蝕。3）刻蝕偏差刻蝕偏差是指刻蝕之后線寬或關(guān)鍵尺寸的變化。4）選擇比選擇比指在同一刻蝕條件下兩種不同材料刻蝕速率快慢之比，具有高選擇比的刻蝕工藝不會刻蝕其下一層的材料，并且也不會刻蝕起保護(hù)作用的光刻膠。在最先進(jìn)的工藝中，為了確保關(guān)鍵尺寸和剖面結(jié)構(gòu)，高選擇比是必要的。尺寸越小，對選擇比的要求就越高。如下圖，SiO2為想要刻蝕物質(zhì)，光刻膠為避免刻蝕物質(zhì)，高選擇比意味著刻蝕盡量多的SiO2，以及盡量少的光刻膠。5）均勻性是衡量刻蝕工藝在單個硅片上，或不同硅片間刻蝕能力的參數(shù)。均勻性與選擇比有著密切的關(guān)系，因為非均勻性刻蝕會產(chǎn)生額外的過刻蝕?？涛g速率在小窗口圖形中較慢，甚至在具有高深寬比的小尺寸圖形上，刻蝕會完全停止，這一現(xiàn)象被稱為深寬比相關(guān)刻蝕（ARDE），也被稱為微負(fù)載效應(yīng)。為了提高均勻性，必須把硅片表面的ARDE效應(yīng)減至最小。其他指標(biāo)殘留物，聚合物，等離子體誘導(dǎo)損傷以及顆粒沾污，反應(yīng)腔開機時間等等，也是實際生產(chǎn)中刻蝕設(shè)備需要滿足的關(guān)鍵技術(shù)參數(shù)。2.擴產(chǎn)疊加技術(shù)迭代，刻蝕設(shè)備銷量份額雙攀升2.1.全球擴產(chǎn)拉動設(shè)備需求,刻蝕設(shè)備市場將達(dá)242億美元集成電路制造所需要半導(dǎo)體設(shè)備種類繁多，刻蝕機是核心設(shè)備之一。2020年起，受疫情導(dǎo)致電子產(chǎn)品需求增加，新能源車滲透率提升，恐慌性囤貨等事件的影響，全球半導(dǎo)體市場步入景氣周期。據(jù)ICInsights統(tǒng)計2020-2022年年全球半導(dǎo)體市場規(guī)模，預(yù)計將從4926億美元增長到6548億美元。受半導(dǎo)體產(chǎn)品需求激增的驅(qū)動，晶圓廠積極擴充產(chǎn)能，2020年到2022年的資本開支依次為1131億美元，1531億美元，1854億美元（預(yù)估）。設(shè)備采購支出占據(jù)晶圓廠資本開支的絕大多數(shù)。旺盛的下游需求，大幅拉升了刻蝕設(shè)備等半導(dǎo)體設(shè)備的市場規(guī)模。2.2.5nm邏輯芯片制造刻蝕步驟攀升至160次在摩爾定律的推動下，晶體管集成度大幅提高，對應(yīng)的集成電路線寬不斷縮小，這直接導(dǎo)致集成電路制造工序愈為復(fù)雜。根據(jù)SEMI統(tǒng)計，20納米工藝所需工序約為1,000道，而10納米工藝和7納米工藝所需工序已超過1,400道。尤其當(dāng)線寬向10，7，5納米甚至更小的方向升級，需要采用多重模板工藝，重復(fù)多次薄膜沉積和刻蝕工序以實現(xiàn)更小的線寬，這使得刻蝕次數(shù)顯著增加。據(jù)SEMI統(tǒng)計，20納米工藝需要的刻蝕步驟約為50次，而10納米工藝和7納米工藝所需刻蝕步驟則超過100次。邏輯制程中的刻蝕步驟數(shù)量的大幅增加，意味著刻蝕設(shè)備的市場需求數(shù)量持續(xù)增長。在邏輯電路的前段工藝（FEOL）中，涉及的刻蝕步驟包括隔離槽刻蝕，側(cè)墻刻蝕，多晶硅柵極刻蝕等；在后段工藝（BEOL）中，則主要涉及通孔刻蝕，溝槽刻蝕，金屬線刻蝕等工藝。邏輯芯片涉及多種材料的刻蝕，其中：單晶硅刻蝕用于形成淺溝槽隔離，多晶硅刻蝕用于柵極和局部連線，介質(zhì)刻蝕主要用于接觸孔刻蝕，通孔刻蝕，溝槽刻蝕，側(cè)墻刻蝕。多晶硅柵極制造是集成電路生產(chǎn)的核心步驟，對刻蝕要求高，因此要求設(shè)備具有高選擇比，高各向異性，高控制精度的特性。此外，由于多晶硅柵，淺槽隔離等尺寸極小，故精度要求極高，選擇比要達(dá)到150：1左右。同時小尺寸帶來深寬比增大，硅刻蝕在14nm以下的深寬比會達(dá)到約30:1及以上，刻蝕難度加大。新型FinFET架構(gòu)的采用，也提升了刻蝕的重要性。FinFET稱為鰭式場效應(yīng)晶體管，在該結(jié)構(gòu)中，閘極設(shè)計成類似魚鰭的叉狀3D結(jié)構(gòu)。其相對于平面結(jié)構(gòu)具有眾多優(yōu)勢：（1）更好的溝道控制能力；（2）更低的漏電流；（3）更低的閾值電壓；（4）大幅縮減閘長。在2D構(gòu)造MOSFET中，“閘極長度”大約10nm，是左右構(gòu)造中最細(xì)小，最難制作的。當(dāng)閘極長度縮小到20nm以下時，會產(chǎn)生“短溝道效應(yīng)”：源極和漏極的距離過近，閘極下方的氧化層愈來愈薄，電子可能發(fā)生“漏電”現(xiàn)象。FinFET結(jié)構(gòu)取代老式的MOSFET后，憑借自身優(yōu)異特性成功解決了這一問題，自2013年起，逐步成為市場主流。FinFET結(jié)構(gòu)的刻蝕步驟和難度相比傳統(tǒng)結(jié)構(gòu)都有所增加。對于FinFET上部互連層制造，隨著電路密度加大，互連結(jié)構(gòu)日益復(fù)雜，增加了刻蝕步驟；同時復(fù)雜的互連層帶來的損耗逐漸增多，也刻蝕設(shè)備的工藝良率提出了更高的要求。多重圖形和多重曝光的重復(fù)次數(shù)一般為2-4次，以最基礎(chǔ)的雙重曝光和雙重圖形為例進(jìn)行說明：雙重曝光技術(shù)（LELE）是在同一晶圓上，依照順序，依次進(jìn)行光刻-刻蝕-光刻-刻蝕工藝，使得圖形密度提高一倍。其主要步驟為：光刻1：將第一層圖形暴露在掩膜版上。刻蝕1：將第一層圖形刻蝕到掩膜版上。光刻2：曝光第二層圖形,加倍圖案密度。蝕刻2：將最終的雙密度圖案刻在硅片上。原來一層光刻圖形被拆分到兩個或多個掩膜上，實現(xiàn)了圖像密度的疊加。自對準(zhǔn)多重圖形化(SADP)是一種替代傳統(tǒng)LELE方法的雙重圖形化工藝。通過側(cè)墻自對準(zhǔn)工藝的雙重圖形化技術(shù)方案：即通過一次光刻和刻蝕工藝形成軸心圖形，然后在側(cè)壁通過原子層淀積和刻蝕工藝形成側(cè)墻圖形，去除軸心層（即犧牲層），形成了圖形尺寸減半的側(cè)墻硬掩模圖形。SADP技術(shù)增加了刻蝕次數(shù)和刻蝕難度，推動了刻蝕設(shè)備的發(fā)展。一方面，由于SADP過程涉及多層掩模的刻蝕，因此需要匹配多條刻蝕產(chǎn)線，增加了刻蝕次數(shù)。另一方面，該技術(shù)的主要難度在于：（1）選擇比問題：重復(fù)次數(shù)增加的SADP技術(shù)會需要更多層側(cè)墻和掩模，使得刻蝕的工藝更加復(fù)雜；為保證圖形轉(zhuǎn)移的準(zhǔn)確性，對于不同的層級物質(zhì)，間隔物，下層材料等，刻蝕選擇比方面也具有更高的要求（2）側(cè)墻形貌的控制：側(cè)墻形貌是圖形轉(zhuǎn)移的關(guān)鍵掩模，刻蝕難度也隨側(cè)墻層數(shù)的增多而增大。2.3.存儲器制造對刻蝕設(shè)備依賴加深集成電路的發(fā)展除了不斷縮小線寬外，其器件結(jié)構(gòu)也趨于復(fù)雜，逐步向多層化發(fā)展。例如內(nèi)存DRAM主要朝縮小尺寸進(jìn)展，并引入凹柵，埋入式字線等3D結(jié)構(gòu)。而NAND閃存已全面進(jìn)入3D時代，通過增大堆疊的層數(shù)，3DNAND的層級也從64層，128層，向192層及200層以上發(fā)展。2.3.1.DRAM結(jié)構(gòu)微縮與多層化并舉DRAM存儲器的存儲單元核心結(jié)構(gòu)，可分為深槽電容和晶體管兩個部分。DRAM晶體管的微縮進(jìn)展大部分與邏輯制程類似，對于自對準(zhǔn)多重圖形和多重曝光依賴逐步加深，需要更多更先進(jìn)的刻蝕機設(shè)備；而電容槽的刻蝕則是DRAM迭代過程中的主要技術(shù)難點。按照電容槽位置的不同，DRAM可分為溝槽式DRAM和堆疊式DRAM。1）溝槽式DRAM：先在硅上刻蝕出電容溝槽，然后在溝槽中沉積出介電層以形成電容，柵極在電容上方。這種構(gòu)造的DRAM目前應(yīng)用領(lǐng)域較少。2）堆疊式DRAM：存儲單元在柵極之上形成，主要用于制造獨立式的高密度DRAM。電容結(jié)構(gòu)的刻蝕形成，主要依賴具備高深刻寬比功能的介質(zhì)刻蝕機和單晶硅刻蝕機。目前，絕大多數(shù)DRAM采用堆疊式結(jié)構(gòu)。電容槽刻蝕的精確度，直接關(guān)系到后續(xù)的電介質(zhì)材料沉積工藝。隨著DRAM制程從2Y朝1X,1Y,1Z發(fā)展，每個DRAM單元所占的寬度不斷縮小，其內(nèi)部的電容槽深寬比隨之不斷提高；高深寬比的電容槽刻蝕難度高，形成速率較慢，所需要的刻蝕設(shè)備數(shù)量不斷上升。除了微縮之外，DRAM也采用了包括埋入式字線和凹柵在內(nèi)的新技術(shù)，進(jìn)一步縮小單位存儲單元所占體積，這對刻蝕設(shè)備提出了新的要求。埋入式字線和凹柵的主要構(gòu)造，分布在單晶硅襯底上；雕刻其所需的單晶硅刻蝕工藝，需要更好地控制關(guān)鍵尺寸，深度和輪廓；也需要實現(xiàn)對單晶硅和STI位置氧化硅幾乎相同的蝕刻率。2.3.2.NAND制造刻蝕設(shè)備開支遠(yuǎn)超光刻NAND存儲器的主要向多層3D化方向發(fā)展，這是由于電路線寬縮小到一定程度后，漏電現(xiàn)象嚴(yán)重；對于非易失性存儲器NAND來講，這種漏電是不可接受的。3DNAND的核心結(jié)構(gòu)包括層與層之間的溝道通孔(channelhole)，接觸孔（contacthole），每層的臺階（staircase），側(cè)面的狹縫（slit）等。隨著疊堆層數(shù)增多，以上微觀結(jié)構(gòu)的數(shù)量不斷上升，刻蝕所面臨的技術(shù)難度也不斷提高。相比于DRAM存儲器，3DNAND中涉及到的孔刻蝕工藝步驟數(shù)量更多，刻蝕難度更大，故需要大量更先進(jìn)的刻蝕設(shè)備。除此之外，3DNAND中臺階結(jié)構(gòu)和狹縫結(jié)構(gòu)的形成，也需要大量的先進(jìn)刻蝕設(shè)備。3DNAND對刻蝕設(shè)備的大量需求，使NAND存儲器擴產(chǎn)所需的資本開支中，刻蝕設(shè)備的支出占比明顯提高。據(jù)東京電子估計，刻蝕設(shè)備的開支占比由2D存儲器中的不到15%，上升到3D存儲器中的大于50%。我們預(yù)計隨著3DNAND朝200層以上疊堆，刻蝕設(shè)備的資本開支占比還會有所上升。依據(jù)東京電子公司的統(tǒng)計，從2015年到2019年，隨著閃存結(jié)構(gòu)逐步從2D過渡3D，NAND制造所需的刻蝕設(shè)備，占全半導(dǎo)體產(chǎn)業(yè)所需刻蝕設(shè)備的比例不斷上升。截至到2019年，NAND制造所用的刻蝕設(shè)備規(guī)模，已超越DRAM和邏輯領(lǐng)域。隨著3DNAND的構(gòu)造繼續(xù)朝著更高層級邁進(jìn)，疊加全社會對海量數(shù)據(jù)存儲的需求，我們預(yù)計NAND刻蝕設(shè)備占全半導(dǎo)體制造行業(yè)刻蝕設(shè)備的比例，還將進(jìn)一步上升。3.刻蝕設(shè)備零件種類復(fù)雜，美日歐掌控高價值部件依據(jù)中微公司2021年年報公布的數(shù)據(jù)，刻蝕設(shè)備毛利率達(dá)到44.32%，半導(dǎo)體設(shè)備產(chǎn)品的成本中，直接材料占88.38%；專注于刻蝕機的泛林集團(tuán)最新一季毛利率46%。綜合以上數(shù)據(jù)，取毛利率為45%估計，可推算出全球刻蝕設(shè)備零部件市場規(guī)模為241.8（刻蝕設(shè)備銷售金額）*45%*88.38%，約為96億美元。3.1.刻蝕設(shè)備的主體結(jié)構(gòu)主流刻蝕設(shè)備的結(jié)構(gòu)，可以分為主體和附屬設(shè)備兩大部分。其中刻蝕設(shè)備主體包括EFEM（設(shè)備前端），TM（傳輸模塊），PM（工藝模塊），三大模塊。EFEM模塊主要負(fù)責(zé)將晶圓從半導(dǎo)體廠內(nèi)的各種搬運設(shè)備中（包括晶圓裝載車，搬運機器人，天車），裝載到刻蝕設(shè)備中；TM模塊主要負(fù)責(zé)晶圓在刻蝕設(shè)備內(nèi)部的傳送；PM是實際對晶圓進(jìn)行刻蝕處理，發(fā)生相關(guān)物理化學(xué)反應(yīng)的模塊。附屬設(shè)備的功能則是為以上三個模塊提供保障支持,布局相對獨立于機臺主體。隨著集成電路制造對單個刻蝕設(shè)備產(chǎn)能需求的提升，單個刻蝕機的反應(yīng)腔數(shù)量呈現(xiàn)出由少到多的趨勢。以東京電子的刻蝕機臺變化為例，東京電子于1990年代首次推出一個平臺搭配多個反應(yīng)腔的機臺Unity系列，2000年代推出全世界首種具有平行腔室結(jié)構(gòu)的機臺Telius，2010年代則陸續(xù)推出具有6腔/8腔的的Tactras機臺。而東京電子最新推出的Episode系列機臺能掛載最多12個腔，大大提升了刻蝕設(shè)備的空間利用效率，為晶圓廠預(yù)留出更多的擴產(chǎn)空間。掛載多個刻蝕反應(yīng)腔的刻蝕設(shè)備，對于晶圓廠的產(chǎn)能提升至關(guān)重要；因為單個機臺的腔室數(shù)量越多，單個腔室平均所占的空間越少。晶圓廠凈化廠房的維護(hù)需要大量成本，降低單個設(shè)備所占空間，能有效提升單位面積凈化廠房的晶圓產(chǎn)能，降低分?jǐn)偟絾蝹€晶圓上的廠房折舊，維護(hù)成本。反應(yīng)速率較慢，單位時間晶圓產(chǎn)出即WPH（waferperhour）較低的刻蝕設(shè)備（介質(zhì)刻蝕設(shè)備為主），更傾向于采用超多腔結(jié)構(gòu)。然而PM腔室數(shù)量增多后，會對EFEM前端模塊，TM運輸模塊的裝載-運輸過程提出新的要求。3.2.前端模塊（EFEM）與傳輸模塊（TM）刻