電路設計的14個誤區(qū),你注意了嗎

誤區(qū)一這板子的設計要不高，就用一點的，自動布吧點評：自動布線必然要占用更大的PCB面積，同時產生比手動布線多好多倍的過孔在批量很大的產品中PCB廠家降價所考慮的因素除了商務因素外就是線寬和過孔數量，它們分別影響到PCB的成品率和鉆頭的消耗數量，節(jié)約了供應商的成本，也就給降價找到了理由。誤區(qū)二這些總線信都用電拉一下，感放心些點評信號需要上下拉的原因很多但也不是個個都要拉上下拉電阻拉一個單純的輸入信號電流也就幾十微安以下但拉一個被驅動了的信號其電流將達毫安級，現(xiàn)在的系統(tǒng)常常是地址數據各32位，可能還244/245隔離后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了。誤區(qū)三：CPU和FPGA的這些用的I/O口怎么處理？先讓空著吧以后再說。點評：不用的I/O口如果懸空的話，受外界的一點點干擾就可能成為反復振蕩的輸入信號了，而MOS器件的功耗基本取決于門電路的翻轉次數。如果把它上拉的話每個引腳也會有微安級的電流所以最好的辦法是設成輸（當然外面不能接其它有驅動的信號）。誤區(qū)四這款FPGA還這么多門用完，可情發(fā)吧。點評：FGPA的功耗與被使用的觸發(fā)器數量及其翻轉次數成正比，所以同一型號的FPGA在不同電路不同時刻的功耗可能相差倍盡量減少高速翻轉的觸發(fā)器數量是降低FPGA功耗的根本方法。誤區(qū)五這些小芯片功耗都低，不用考。點評于內部不太復雜的芯片功耗是很難確定的主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電大概不到毫安，但它的指標是每個腳可驅動60毫安的負載（如匹配幾十歐姆的電阻），即滿負荷的功耗最大可達60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了。誤區(qū)六存儲器有這多控制號，我這塊子只需用OE號就可了，片就接地吧，樣讀操時數據出來快多了點評大部分存儲器的功耗在片選有效（不論OE和WE如何將比片選無效時大100倍以上，所以應盡可能使用CS來控制芯片，并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度。誤區(qū)七這些信號怎都有過??？只要匹得好，可消除了。

點評：除了少數特定信號外（如100BASE-T、CML），都是有過沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象的輸出阻抗不到50歐姆有的甚至20歐姆如果也用這么大的匹配電阻的話那電流就非常大了功耗是無法接受的另外信號幅度也將小得不能用再說一般信號在輸出高電平和輸出低電平時的輸出阻抗并不相同也沒辦法做到完全匹配所以對TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可。誤區(qū)八降低功耗都硬件人的事，與軟沒關系點評：硬件只是搭個舞臺，唱戲的卻是軟件，總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件控制的如果軟件能減少外存的訪問次（多使用寄存器變量、多使用內部CACHE等）、及時響應中斷（中斷往往是低電平有效并帶有上拉電阻其它爭對具體單板的特定措施都將對降低功耗作出很大的貢獻。誤區(qū)九用大一點的，就應該了。點評CACHE的增大不一定就導致系統(tǒng)性能的提高某些情況下關閉反而比使用CACHE還快。原因是搬到CACHE中的數據必須得到多次重復使用才會提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開指令，數據即使打開也只局限在部分存儲空間，如堆棧部分。同時也要求程序設計要兼CACHE的容量及塊大小這涉及到關鍵代碼循環(huán)體的長度及跳轉范圍如果一個循環(huán)剛好比CACHE大那么一點點，又在反復循環(huán)的話，那就慘了。誤區(qū)十存儲器接口時序都廠家默認的置，不修改的。點評BSP對存儲器接口設置的默認值都是按最保守的參數設置的在實際應用中應結合總線工作頻率和等待周期等參數進行合理調配時把頻率降低反而可提高效率如RAM的存取周期是70ns總線頻率為40M時設3個周期的存取時間，75ns即可；若總線頻率50M時，必須設4個周期，實際存取時間卻放慢到了80ns。誤區(qū)十：這個CPU帶有模塊，用來搬數肯定快。點評：真正的DMA是由硬件搶占總線后同時啟動兩端設備，在一個周期內這邊讀，那邊寫。但很多嵌CPU內的DMA只是模擬而已，啟動每一次DMA之前要做不少準備工作（設起始地址和長度等），在傳輸時往往是先讀到芯片內暫存，然后再寫出去即搬一次數據需兩個時鐘周期比軟件來搬要快一（不需要取指令，沒有循環(huán)跳轉等額外工作），但如果一次只搬幾個字節(jié)，還要做一堆準備工作一般還涉及函數調用效率并不高所以這DMA只對大數據塊才適用。誤區(qū)十：的數據總應該算頻信號，至這個時信號頻率才8K，問題不大

點評數據總線的值一般是由控制信號或時鐘信號的某個邊沿來采樣的只要針對這個邊沿保持足夠的建立時間和保持時間即可范圍之外有干擾也罷過沖也罷都不會有多大影（當然過沖最好不要超過芯片所能承受的最大電壓值但時鐘信號不管頻率多低（其實頻譜范圍是很寬的），它的邊沿才是關鍵的，必須保證其單調性，并且跳變時間需在一定范圍內。誤區(qū)十：既然是數信號，沿當然是越越好。點評：邊沿越陡，其頻譜范圍就越寬，高頻部分的能量就越大；頻率越高的信號就越容易輻射（如微波電臺可做成手機，而長波電臺很多國家都做不出來），也就越容易干擾別的信號而自身在導線上的傳輸質量卻變得越差因此能用低速芯片的盡量使用低速芯片。誤區(qū)十：信號匹配麻煩，何才能匹配呢？點評總的原則是當信號在導線上的傳輸時間超過其跳變時間時信號的反射問題才顯得重要信號產生反射的原因是線路阻抗的不均勻造成的匹配的目的就是為了使驅動端負載端及傳輸線的阻抗變得接近但能否匹配得好與信號線在PCB上的拓撲結構也有很大關系，傳輸線上的一條分支、一個過孔、一個拐角一個接插件不同位置與地線距離的改變等都將使阻抗產生變化而且這些