DSP最小系統(tǒng)設計課件

TMS320C54系列DSP原理與應用第7章DSP最小系統(tǒng)設計

TMS320C54系列DSP原理與應用第7章DSP最小系1教學內(nèi)容及要求

教學內(nèi)容：本章對C54XDSP的最小系統(tǒng)設計相關問題進行了詳細討論。主要包括TMS320C54X硬件系統(tǒng)組成；時鐘及復位電路設計；供電電路設計；外部存儲器和I/O擴展設計；A/D和D/A接口設計；3.3V和5V混合邏輯設計以及JTAG在線仿真接口電路設計。

教學要求：本章要求學生了解TMS320C54X硬件系統(tǒng)組成，掌握時鐘及復位電路設計；供電電路設計；外部存儲器和I/O擴展設計；A/D和D/A接口設計；3.3V和5V混合邏輯設計以及JTAG在線仿真接口電路設計等幾個方面的設計方法。能夠獨立進行相關電路的硬件原理圖設計、制作及調(diào)試。教學內(nèi)容及要求教學內(nèi)容：本章對C54XDSP的最小系統(tǒng)設2本章主要內(nèi)容7.1TMS320C54X硬件組成及最小系統(tǒng)設計 7.2TMS320C54X的時鐘及復位電路設計7.3供電系統(tǒng)設計 7.4外部存儲器和I/O擴展設計7.5A/D和D/A接口設計7.63.3V和5V混合邏輯設計7.7JTAG在線仿真調(diào)試接口電路本章主要內(nèi)容7.1TMS320C54X硬件組成及最小系統(tǒng)設37.1TMS320C54X硬件組成及最小系統(tǒng)設計7.1.1TMS320C54X硬件組成圖7.1給出了一個典型的DSP電路，從結(jié)構(gòu)框圖可以看出，典型的DSP目標板包括DSP及DSP基本系統(tǒng)、存儲器、模擬控制與處理電路、各種控制口與通信口、電源處理以及為并行處理提供的同步電路等。7.1TMS320C54X硬件組成及最小系統(tǒng)設計7.1.147.1.1TMS320C54X硬件組成

圖7.1DSP電路的基本硬件組成7.1.1TMS320C54X硬件組成圖7.157.1.1TMS320C54X最小系統(tǒng)設計最小系統(tǒng)模塊是使得DSP芯片TMS320C5402能夠工作的最精簡模塊，它主要包括電源電路、復位電路、時鐘電路和存儲器接口電路等。DSP硬件系統(tǒng)設計包括以下步驟：第一步：確定硬件實現(xiàn)方案。在考慮系統(tǒng)性能指標、工期、成本、算法需求、體積和功耗核算等因素的基礎上，選擇系統(tǒng)的最優(yōu)硬件實現(xiàn)方案。第二步：器件的選擇。一個DSP硬件系統(tǒng)除了DSP芯片外，還包括ADC、DAC、存儲器、電源、邏輯控制、通信、人機接口、總線等基本部件。過程如圖7.1所示。7.1.1TMS320C54X最小系統(tǒng)設計最小系統(tǒng)模塊是使67.1.1TMS320C54X最小系統(tǒng)設計圖7.1DSP硬件設計過程7.1.1TMS320C54X最小系統(tǒng)設計圖7.1DSP77.1.1TMS320C54X最小系統(tǒng)設計1.DSP芯片的選擇⑴首先要根據(jù)系統(tǒng)對運算量的需求來選擇；⑵其次要根據(jù)系統(tǒng)所應用領域來選擇合適的DSP芯片；⑶最后要根據(jù)DSP的片上資源、價格、外設配置以及與其他元部件的配套性等因素來選擇。2.ADC和DAC的選擇A/D轉(zhuǎn)換器的選擇應根據(jù)采樣頻率、精度以及是否要求片上自帶采樣、多路選擇器、基準電源等因素來選擇；D/A轉(zhuǎn)換器應根據(jù)信號頻率、精度以及是否要求自帶基準電源、多路選擇器、輸出運放等因素來選擇。7.1.1TMS320C54X最小系統(tǒng)設計1.DSP芯片87.1.1TMS320C54X最小系統(tǒng)設計3.存儲器的選擇常用的存儲器有SRAM、EPROM、E2PROM和FLASH等?？梢愿鶕?jù)工作頻率、存儲容量、位長(8/16/32位)、接口方式(串行還是并行)、工作電壓(5V/3V)等來選擇。4.邏輯控制器件的選擇系統(tǒng)的邏輯控制通常是用可編程邏輯器件來實現(xiàn)。首先確定是采用CPLD還是FPGA；其次根據(jù)自己的特長和公司芯片的特點選擇哪家公司的哪個系列的產(chǎn)品；最后還要根據(jù)DSP的頻率來選擇所使用的PLD器件。7.1.1TMS320C54X最小系統(tǒng)設計3.存儲器的選97.1.1TMS320C54X最小系統(tǒng)設計5.通信器件的選擇通常系統(tǒng)都要求有通信接口。首先要根據(jù)系統(tǒng)對通信速率的要求來選擇通信方式。然后根據(jù)通信方式來選擇通信器件。6.總線的選擇常用總線：PCI、ISA以及現(xiàn)場總線(包括CAN、3xbus等)。可以根據(jù)使用的場合、數(shù)據(jù)傳輸要求、總線的寬度、傳輸頻率和同步方式等來選擇。7.人機接口常用的人機接口主要有鍵盤和顯示器。通過與其他單片機的通信構(gòu)成；與DSP芯片直接構(gòu)成。7.1.1TMS320C54X最小系統(tǒng)設計5.通信器件的107.1.1TMS320C54X最小系統(tǒng)設計8.電源的選擇主要考慮電壓的高低和電流的大小。既要滿足電壓的匹配，又要滿足電流容量的要求。第三步：原理圖設計；從第三步開始就進入系統(tǒng)的綜合。在原理圖設計階段必須清楚地了解器件的特性、使用方法和系統(tǒng)的開發(fā)，必要時可對單元電路進行功能仿真。第四步：PCB設計；第五步：硬件調(diào)試；

7.1.1TMS320C54X最小系統(tǒng)設計8.電源的選擇117.2TMS320C54X的時鐘及復位電路設計

時鐘及復位電路是DSP應用系統(tǒng)必須具備的基本電路，TMS320C54X可以通過鎖相環(huán)PLL為芯片提供高穩(wěn)定頻率的時鐘信號，同時實現(xiàn)時鐘的倍頻或分頻。對于一個DSP系統(tǒng)而言，上電復位電路雖然只占很小的一部分，但它的好壞將直接影響系統(tǒng)的穩(wěn)定性。下面分別來介紹這兩種電路。7.2TMS320C54X的時鐘及復位電路設計127.2.1時鐘電路設計

時鐘電路用來為TMS320C54X芯片提供時鐘信號，由內(nèi)部振蕩器和一個鎖相環(huán)PLL組成，可通過晶振或外部的時鐘驅(qū)動。時鐘電路：內(nèi)部振蕩器＋鎖相環(huán)PLL。7.2.1時鐘電路設計

時鐘電路用來為137.2.1時鐘電路設計1．時鐘信號的產(chǎn)生C54X時鐘信號的產(chǎn)生有兩種方法：外部時鐘源；片內(nèi)振蕩器⑴使用外部時鐘源將外部時鐘信號直接加到DSP芯片X2/CLKIN引腳，而X1引腳懸空。外部時鐘源可以采用頻率穩(wěn)定的晶體振蕩器，具有使用方便，價格便宜，因而得到廣泛應用。如圖7.2所示。7.2.1時鐘電路設計1．時鐘信號的產(chǎn)生147.2.1時鐘電路設計圖7.2外部振蕩示意圖7.2.1時鐘電路設計圖7.2外部振蕩示意圖157.2.1時鐘電路設計⑵使用芯片內(nèi)部的振蕩器在芯片的X1和X2/CLKIN引腳之間接入一個晶體，用于啟動內(nèi)部振蕩器。如圖7.3所示圖7.3內(nèi)部振蕩示意圖（C1=C2=20pF）7.2.1時鐘電路設計⑵使用芯片內(nèi)部的振蕩器圖7.3內(nèi)167.2.1時鐘電路設計2．鎖相環(huán)PLL鎖相環(huán)功能：倍頻、分頻，同時對時鐘信號提純，提供高穩(wěn)定的時鐘信號。’C54X的鎖相環(huán)兩種配置形式：■硬件配置的PLL：用于’C541、’C542、’C543、’C545和’C546；■軟件可編程PLL：用于’C545A、’C546A、’C548、’C549、’C5402、’C5410和’C5420。7.2.1時鐘電路設計2．鎖相環(huán)PLL177.2.1時鐘電路設計⑴硬件配置的PLL硬件配置的PLL是通過設定’C54X的3個時鐘模式引腳(CLKMD1、CLKMD2和CLKMD3)的狀態(tài)來選擇時鐘方式。上電復位時，’C54X根據(jù)這三個引腳的電平，決定PLL的工作狀態(tài)，并啟動PLL工作。進行硬件配置時，其工作頻率是固定的（P224)。若不使用PLL，則對內(nèi)部或外部時鐘分頻，CPU的時鐘頻率等于內(nèi)部振蕩器頻率或外部時鐘頻率的一半；若使用PLL，則對內(nèi)部或外部時鐘倍頻，CPU的時鐘頻率等于內(nèi)部振蕩器或外部時鐘源頻率乘以系數(shù)N，即時鐘頻率=(PLL×N)。7.2.1時鐘電路設計⑴硬件配置的PLL187.2.1時鐘電路設計⑵軟件配置的PLL軟件配置的PLL具有高度的靈活性。它是利用編程對時鐘方式寄存器CLKMD的設定，來定義PLL時鐘模塊中的時鐘配置。軟件PLL提供各種時鐘乘法器系數(shù)，并能直接接通和關斷PLL。7.2.1時鐘電路設計⑵軟件配置的PLL197.2.1時鐘電路設計⑶時鐘方式寄存器CLKMD用來定義PLL時鐘模塊中的時鐘配置，為用戶提供各種時鐘乘系數(shù)，并能直接通斷PLL。時鐘方式寄存器CLKMD如表7-1所示。表7-1時鐘方式寄存器CLKMD7.2.1時鐘電路設計⑶時鐘方式寄存器CLKMD表7-1207.2.1時鐘電路設計⑷軟件PLL的工作方式通過軟件編程，可以使軟件PLL實現(xiàn)兩種工作方式：■PLL方式，即倍頻方式。芯片的工作頻率等于輸入時鐘CLKIN乘以PLL的乘系數(shù)，共有31個乘系數(shù)，取值范圍為0.25~15?！鯠IV方式，即分頻方式。對輸入時鐘CLKIN進行2分頻或4分頻。7.2.1時鐘電路設計⑷軟件PLL的工作方式217.2.1時鐘電路設計⑸軟件PLL的工作方式頻率轉(zhuǎn)換方式：復位時時鐘頻率由3個時鐘引腳決定（教材P226)，復位后可以通過軟件編程改寫CLKMD寄存器的方式來改變倍頻系數(shù)。倍頻時不能直接切換倍頻系數(shù)，要先回到分頻模式，然后再改變倍頻系數(shù)。7.2.1時鐘電路設計⑸軟件PLL的工作方式227.2.1時鐘電路設計

以C5402為例，說明時鐘電路設計方法，芯片提供時鐘信號，由一個內(nèi)部振蕩器和一個鎖相環(huán)PLL組成，可通過芯片內(nèi)部的晶體振蕩器或外部的時鐘電路驅(qū)動。C5402時鐘信號的產(chǎn)生有兩種方法：使用外部時鐘源、使用芯片內(nèi)部的振蕩器。若使用外部時鐘源，只要將外部時鐘信號直接加到DSP芯片的X2/CLKIN引腳，而X1引腳懸空；若使用芯片內(nèi)部的振蕩器，只要在芯片的X1和X2/CLKIN引腳之間接入一個晶體，用于啟動內(nèi)部振蕩器。本系統(tǒng)采用內(nèi)部振蕩器，在管腳Xl和X2/CLKOUT之間連接一個10MHz晶體來啟動內(nèi)部振蕩器，如圖7.4所示。7.2.1時鐘電路設計以C540237.2.1時鐘電路設計圖7.4時鐘電路7.2.1時鐘電路設計圖7.4時鐘電路247.2.1時鐘電路設計為了實現(xiàn)DSP系統(tǒng)實時處理信號的效果，希望系統(tǒng)頻率越快越好。C5402最高可達100MHz工作頻率，如果仍采用傳統(tǒng)的2分頻或4分頻的方式，勢必要求外部頻率很高，這里我們采用了更加靈活的可編程PLL方式。C5402內(nèi)部具有一個可編程鎖相環(huán)(PLL)，它可以配置為以下兩種模式：PLL模式，輸入時鐘乘以一個l～31之間的常數(shù)；DIV模式，輸入時鐘除以2或40。7.2.1時鐘電路設計為了實現(xiàn)DSP系257.2.1時鐘電路設計

PLL具有倍頻的功能，其輸出信號的頻率是輸入信號的頻率乘上一個倍數(shù)，正是PLL把外部基準頻率變成多種頻率提供給不同的具體系統(tǒng)，以滿足各種應用的需要。PLL受存儲器映射的時鐘模式寄存器CLKMD控制，復位后CLKMD的值根據(jù)DSP芯片三根輸入引腳CLKKMD3～CLKKMD3確定，從而確定DSP的工作時鐘。本方案中，外接晶體頻率為10MHz為了得到倍頻系數(shù)10，需設置時鐘模式寄存器CLKMD的值為9007h，引腳CLKMD1～CLKKMD3設計成001，則復位后VC5402的工作頻率是10×10=100MHz。7.2.1時鐘電路設計PLL具有倍頻的267.2.2復位電路設計

C5402的復位輸入引腳RS為處理器提供了一種硬件初始化的方法，它是一種不可屏蔽的外部中斷，可在任何時候?qū)54X進行復位。當系統(tǒng)上電后，RS引腳應至少保持5個時鐘周期穩(wěn)定的低電平，以確保數(shù)據(jù)、地址和控制線的正確配置。復位后(RS回到高電平)，CPU從程序存儲器的FF80H單元取指，并開始執(zhí)行程序。C5402的復位分為軟件復位和硬件復位，軟件復位是通過執(zhí)行指令實現(xiàn)芯片的復位，硬件復位是通過硬件電路實現(xiàn)芯片的復位，硬件復位有上電復位、手動復位和自動復位三種

7.2.2復位電路設計

C5402的復位輸入277.2.2復位電路設計1.上電復位電路上電復位電路是利用RC電路的延遲特性來產(chǎn)生復位所需要的低電平時間。由RC電路和施密特觸發(fā)器組成，如圖7.5所示。

圖7.5上電復位電路

7.2.2復位電路設計1.上電復位電路圖7.5上電復位287.2.2復位電路設計

上電瞬間，由于電容C上的電壓不能突變，使RS仍為低電平，芯片處于復位狀態(tài)，同時通過電阻R對電容C進行充電，充電時間常數(shù)由R和C的乘積確定。為了使芯片正常初始化，通常應保證RS低電平的時間至少持續(xù)3個外部時鐘周期。但在上電后，系統(tǒng)的晶體振蕩器通常需要100～200ms的穩(wěn)定期，因此由RC決定的復位時間要大于晶體振蕩器的穩(wěn)定期。為了防止復位不完全，RC參數(shù)可選擇大一些。復位時間可根據(jù)充電時間來計算：7.2.2復位電路設計上電瞬間，由于電容C上297.2.2復位電路設計電容電壓：（7-1）時間常數(shù)：（7-2）復位時間：（7-3）設VC=1.5V為閾值電壓，選擇R=100k?，C=4.7μF，電源電壓VCC=5V，可得復位時間t=167ms。隨后的施密特觸發(fā)器保證了低電平的持續(xù)時間至少為167ms，從而滿足復位要求。7.2.2復位電路設計電容電壓：設VC=1.5V為閾值電壓307.2.2復位電路設計2.手動復位電路

手動復位電路是通過上電或按鈕兩種方式對芯片進行復位，如圖7.6所示。電路參數(shù)與上電復位電路相同。當按鈕閉合時，電容C通過按鈕和R1進行放電，使電容C上的電壓降為0；當按鈕斷開時，電容C的充電過程與上電復位相同，從而實現(xiàn)手動復位。7.2.2復位電路設計2.手動復位電路317.2.2復位電路設計圖7.6手動復位電路7.2.2復位電路設計圖7.6手動復位電路327.2.2復位電路設計3.自動復位電路

（1）由于實際的DSP系統(tǒng)需要較高頻率的時鐘信號，在運行過程中極容易發(fā)生干擾現(xiàn)象，嚴重時可能會造成系統(tǒng)死機，導致系統(tǒng)無法正常工作。為了解決這種問題，除了在軟件設計中加入一些保護措施外，硬件設計還必須做出相應的處理。目前，最有效的硬件保護措施是采用具有監(jiān)視功能的自動復位電路，俗稱“看門狗”電路。（2）自動復位電路除了具有上電復位功能外，還能監(jiān)視系統(tǒng)運行。當系統(tǒng)發(fā)生故障或死機時可通過該電路對系統(tǒng)進行自動復位?；驹恚菏峭ㄟ^電路提供的監(jiān)視線來監(jiān)視系統(tǒng)運行。當系統(tǒng)正常運行時，在規(guī)定的時間內(nèi)給監(jiān)視線提供一個變化的高低電平信號，若在規(guī)定的時間內(nèi)這個信號不發(fā)生變化，自動復位電路就認為系統(tǒng)運行不正常，并對系統(tǒng)進行復位。7.2.2復位電路設計3.自動復位電路337.2.2復位電路設計（3）自動復位電路的設計方案：用555定時器和計數(shù)器組成；采用專用的自動復位集成電路。如Maxim公司的MAX706、MAX706R芯片。MAX706R是一種能與具有3.3V工作電壓的DSP芯片相匹配的自動復位電路。由MAX706R組成的自動復位電路如圖7.7。引腳6為系統(tǒng)提供的監(jiān)視信號CLK，來自DSP芯片某個輸出端，是一個通過程序產(chǎn)生的周期不小于lOHz的脈沖信號。引腳7為低電平復位輸出信號，是一個不小于1．6s的復位脈沖，用來對DSP芯片復位。當DSP處于不正常工作時，由程序所產(chǎn)生的周期脈沖CLK將會消失，自動復位電路將無法接收到監(jiān)視信號，MAX706R芯片將通過引腳7產(chǎn)生復位信號，使系統(tǒng)復位，程序重新開始運行，強迫系統(tǒng)恢復正常工作。7.2.2復位電路設計（3）自動復位電路的設計方案：347.2.2復位電路設計圖7.7自動復位電路7.2.2復位電路設計圖7.7自動復位電路357.2.2復位電路設計

（4）本系統(tǒng)中，由于我們選擇了DSP專用的電源管理芯片TPS73HD318，該芯片本身可以提供寬度為200ms的低電平復位脈沖，為了是系統(tǒng)電路簡單，所以不再設計自動復位電路。7.2.2復位電路設計（4）本系統(tǒng)中，由于我367.3供電系統(tǒng)設計

7.3.1DSP供電方案

TMS320C54X系列DSP大部分采用低電壓供電方式，以降低DSP芯片功耗。TMS320C54X系列DSP的電源分為兩種，即內(nèi)核電源(CVDD)和I/O電源(VDD)。其中I/O電源一般采用3.3V電壓，而內(nèi)核電源為1.8V，降低內(nèi)核電壓的主要目的是降低功耗。以TMS320VC5402為例，介紹DSP系統(tǒng)電源設計。DSP芯片采用的供電方式，主要取決于應用系統(tǒng)中提供什么樣的電源。在實際中，大部分數(shù)字系統(tǒng)所使用的電源可工作于5V或3.3V，因此有兩種產(chǎn)生芯片電源電壓的方案。

7.3供電系統(tǒng)設計

7.3.1DSP供電方案377.3.1DSP供電方案第一種方案：5V電源通過兩個電壓調(diào)節(jié)器，分別產(chǎn)生3.3V和1.8V電壓。如圖7.8所示。圖7.8第一種方案框圖7.3.1DSP供電方案第一種方案：圖7.8第一種方案框387.3.1DSP供電方案第二種方案：使用一個電壓調(diào)節(jié)器，產(chǎn)生1.8V電壓，而DVDD直接取自3.3V電源。如圖7.9所示。圖7.9第二種方案框圖7.3.1DSP供電方案第二種方案：圖7.9第二種方案框397.3.1DSP供電方案①電源轉(zhuǎn)換芯片Maxim公司：MAX604、MAX748；TI公司：TPS71xx、TPS72xx、TPS73xx等系列。②電源芯片分類線性穩(wěn)壓芯片——使用方法簡單，電源紋波電壓較低，對系統(tǒng)的干擾較小，但功耗高。開關電源芯片——電源效率高，但電源所產(chǎn)生的紋波電壓較高，容易對系統(tǒng)產(chǎn)生干擾。7.3.1DSP供電方案①電源轉(zhuǎn)換芯片407.3.2DSP電源電路采用3.3V單電源供電，可選用TI公司的TPS7133、TPS7233和TPS7333；Maxim公司的MAX604、MAX748。采用可調(diào)電壓的單電源供電，可選用TI公司的TPS7101、TPS7201和TPS7301。采用雙電源供電，可選用TI公司的TPS73HD301、TPS73HD325、TPS73HD318等芯片。7.3.2DSP電源電路采用3.3V單電源供417.3.2DSP電源電路1.采用3.3V單電源供電由MAX748芯片構(gòu)成的電源。電源電壓：3.3V，最大電流：2A。如圖7.10所示。圖7.10MAX748芯片構(gòu)成的電源

7.3.2DSP電源電路1.采用3.3V單電源供電427.3.2DSP電源電路2.采用可調(diào)電壓的單電源供電TI公司的TPS7101、TPS7201和TPS7301等芯片提供了可調(diào)節(jié)的輸出電壓，其調(diào)節(jié)范圍為1.2V~9.75V，可通過改變兩個外接電阻阻值來實現(xiàn)。如圖7.11所示。電壓計算公式如式（7-4）所示。（7-4）

（7-4）Vref為基準電壓，典型值為1.182V。R1和R2為外接電阻，通常所選擇的阻值使分壓器電流近似為7A。7.3.2DSP電源電路2.采用可調(diào)電壓的單電源供電437.3.2DSP電源電路圖7.11TPS7301電路圖7.3.2DSP電源電路圖7.11TPS7301電路圖447.3.2DSP電源電路3.采用雙電源供電由TPS73HD318芯片組成的雙電源電路。圖7.12為根據(jù)TPS73HD318芯片性能設計實現(xiàn)雙電壓輸出的電源電路方案，具體分析如下：TPS73HD318芯片可以提供最高750mA的電流，為了適應較大的電流輸出場合，該芯片輸入和輸出的管腳都采用兩個管腳，這樣可以提高電流的通過率并有利于芯片散熱。7.3.2DSP電源電路3.采用雙電源供電457.3.2DSP電源電路圖7.12TPS73HD318芯片實現(xiàn)雙電壓輸出電路7.3.2DSP電源電路圖7.12TPS73HD318芯467.3.2DSP電源電路1.8V穩(wěn)壓器輸入部分為1IN兩個管腳，輸入+5V的VCC，用luF的電容對輸入電源濾波，使輸入電壓變得更穩(wěn)定；輸出部分為lOUT兩個管腳，IFB/SENSE端子也必須接到lOUT管腳，用33uF的電容來實現(xiàn)濾波功能，以提供高穩(wěn)定性的1.8V輸出。3.3V穩(wěn)壓器輸入部分為2IN兩個管腳，輸入+5V的VCC，用1uF的電容對輸入電源濾波；輸出部分為兩個2OUT管腳，將2SENSE直接接到2OUT上得到3.3V的輸出，用33uF的電容來實現(xiàn)濾波功能，以提供高穩(wěn)定性的3.3V輸出。7.3.2DSP電源電路1.8V穩(wěn)壓器輸477.4外部存儲器和I/O擴展設計盡管許多DSP片內(nèi)存儲器很大，但片外存儲器仍是不可缺少的。片外存儲器的作用包括：用EPROM/FLASH等非易失存儲器為DSP固化程序。僅有少數(shù)DSP，如TMS320F206內(nèi)部有FLASH，可以不外掛EPROM/FLASH。大多數(shù)DSP在加電后，從EPROM/FLASH中讀取固化程序，將其裝到片內(nèi)或片外RAM中運行，這樣做的一個原因是RAM的訪問速度較快。7.4外部存儲器和I/O擴展設計盡管許多487.4外部存儲器和I/O擴展設計(2)用片外RAM存儲大量數(shù)據(jù)。用FIFO(先進先出)、雙端口存儲器等與其他設備握手并傳輸數(shù)據(jù)。C54X的片內(nèi)通用I/O資源有限，而在實際應用中，很多情況要通過輸入/輸出接口完成外設與DSP的聯(lián)系，因此，一個應用系統(tǒng)I/O的擴展往往是不可缺少的。C54XDSP的外部接口包括數(shù)據(jù)總線、地址總線和一組用于訪問片外存儲器與I/O端口的控制信號線，C54XDSP外部程序、數(shù)據(jù)存儲器以及I/O擴展地址和數(shù)據(jù)總線的復用，完全依靠片選和讀寫選通配合時序控制完成外部程序存儲器、數(shù)據(jù)存儲器和擴展I/O的操作。7.4外部存儲器和I/O擴展設計(2)497.4.1外擴數(shù)據(jù)、程序存儲器電路設計1.注意事項選擇存儲芯片容量；存儲器速度選擇邏輯控制芯片，以滿足程序擴展、數(shù)據(jù)擴展和I/O擴展的兼容；與5V存儲器擴展時，要考慮電平轉(zhuǎn)換。7.4.1外擴數(shù)據(jù)、程序存儲器電路設計1.注意事507.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.13DSP與外部存儲器的接口7.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.13DSP517.4.1外擴數(shù)據(jù)、程序存儲器電路設計CY7C1041V33是一款高性能16位CMOS靜態(tài)RAM，容量為256K×16字。分別有18位地址線和16位數(shù)據(jù)線，控制線包括片選信號CE、寫使能線WE、低字節(jié)使能線BLE、高字節(jié)使能線BHE、輸出使能線OE。工作電壓為3.3V，與C54X外設電壓相同。工作速度根據(jù)型號不同而不同。存取時間從12ns到25ns可選。CY7C1041V33的結(jié)構(gòu)如圖7.14所示，功能表如表7-2所示。7.4.1外擴數(shù)據(jù)、程序存儲器電路設計CY527.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.14CY7C1041V33結(jié)構(gòu)7.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.14CY7537.4.1外擴數(shù)據(jù)、程序存儲器電路設計表7-2CY7C1041V33功能表7.4.1外擴數(shù)據(jù)、程序存儲器電路設計表7-2CY7C547.4.1外擴數(shù)據(jù)、程序存儲器電路設計

圖7.15所示的是DSP與CY7C1041V33的使用接口電路圖。地址、數(shù)據(jù)線分別相連，其控制邏輯電路選用了可編程邏輯器件EMP7128來實現(xiàn)，片選信號、輸出使能、寫使能信號的邏輯關系可用VHDL語言描述如下:7.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.557.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.15VC5402與CY7C1041V33的接口電路7.4.1外擴數(shù)據(jù)、程序存儲器電路設計圖7.15VC5567.4.1外擴數(shù)據(jù)、程序存儲器電路設計ENTITYEPM7128ISPORT(nMSTRB,R/W,DS,nMSC:INSTD_LOGIC;CE1,RWE,ROE,READY:OUTSTD_LOGIC);ENDEPM7128;ARCHITECTUREbhvOFEPM7128ISCE1<=DS;RWE<=R/WORnMSTRB;ROE<=NOTR/WORnMSTRB;READY<=nMSC;ENDbhv;低字節(jié)讀寫控制線BLE和高字節(jié)讀寫控制線BHE均接地，實現(xiàn)字的讀寫7.4.1外擴數(shù)據(jù)、程序存儲器電路設計ENTITYEPM577.4.1外擴數(shù)據(jù)、程序存儲器電路設計2.外擴程序存儲器電路設計由于DSP對片內(nèi)存儲器的操作速度遠大于對片外存儲器的操作速度，因此系統(tǒng)設計時，應盡量選用能滿足系統(tǒng)要求而不進行程序存儲器擴展的一款DSP。當DSP確實不能滿足系統(tǒng)代碼及數(shù)表空間的要求時，才進行程序存儲器的擴展。外部程序存儲器擴展使用RAM/EPROM/EEPROM/FLASH，可分為非易失性和易失性兩種，EPROM/EEPROM/Flash為非易失性的存儲器，具有掉電數(shù)據(jù)不丟失的特點，但讀取速度慢。如果DSP直接從非易失存儲器讀取代碼，將會大大限制DSP的運行速度。RAM讀寫速度快，但掉電不能保存代碼。因此EPROM/EEPROM/FLASH功能是為DSP提供固化的程序代碼和數(shù)據(jù)表，而RAM的作用是為DSP提供運行指令碼。目前流行的DSP(如C54X)在片內(nèi)ROM中固化了引導加載程序(Bootloader)，加電復位后，DSP啟動這一程序，將片外非易失存儲器的程序指令搬移到片內(nèi)/外高速程序RAM后，然后在RAM中運行程序，使指令的執(zhí)行速度大大提高。7.4.1外擴數(shù)據(jù)、程序存儲器電路設計2.587.4.1外擴數(shù)據(jù)、程序存儲器電路設計下面用AM29LV400BFLASH與C54X接口來說明程序存儲器擴展的方法。AM29LV400B是AMD公司新推出的256K×16位FLASH存儲器，采用CMOS工藝，可直接與3.3V的DSP接口，最快的存取速度高達55ns，功耗低，是一款性價比極高的Flash存儲器。AM29LV400B采用48腳FBGA或44腳SO封裝，引腳功能如表7-3所示。7.4.1外擴數(shù)據(jù)、程序存儲器電路設計597.4.1外擴數(shù)據(jù)、程序存儲器電路設計

由于C5402的外設存儲器、I/O外設共用地址和數(shù)據(jù)總線，在不進行程序讀操作時，Am29LV400B一定處于高阻狀態(tài)，否則，將影響與地址、數(shù)據(jù)總線相連接的存儲器和I/O的正常工作。擴展的程序存儲器電路圖如圖7.16所示，根據(jù)程序存儲器的讀寫時序，EMP7128的邏輯使用VHDL語言描述如下：圖7.16DSP與外擴的程序存儲器接口電路

7.4.1外擴數(shù)據(jù)、程序存儲器電路設計由于C5607.4.1外擴數(shù)據(jù)、程序存儲器電路設計ENTITYEPM7128ISPORT(nMSTRB,R/W:INSTD_LOGIC;FCF,RWE,ROE:OUTSTD_LOGIC)；ENDEPM7128;ARCHITECTUREbhvOFEPM7128ISFCF<=PS;RWE<=R/WORnMSTRB;ROE<=NOTR/WORnMSTRB;ENDbhv;

從程序存儲器的讀寫時序可知：當PS=0時，MSTRB=0，可以對存儲器進行讀操作；當PS=1時，程序存儲器被掛起，MSTRB的狀態(tài)對存儲器沒有影響。所以控制信號在EMP7128內(nèi)的邏輯關系為：讀ROE<=NOTR/WORnMSTRB；寫RWE<=R/WORnMSTRB。7.4.1外擴數(shù)據(jù)、程序存儲器電路設計ENT617.4.2I/O(輸入/輸出接口)擴展電路設計

在實際應用中，許多DSP系統(tǒng)需要輸入和輸出接口。鍵盤和顯示器作為常用的輸入輸出設備，在便攜式儀器、手機等產(chǎn)品中得到了廣泛地應用。使用液晶模塊和非編碼鍵盤可以很方便地作為I/O設備與DSP芯片連接。下面以TMS320VC5402芯片、EPSON的液晶顯示模塊TCM—A0902和非編碼鍵盤為例，介紹DSP芯片的I/O擴展和軟件驅(qū)動程序的設計。

1.顯示器連接與驅(qū)動

(1)液晶模塊TCM-A0902的引腳7.4.2I/O(輸入/輸出接口)擴展電路設計在62

RD：讀信號端，高電平有效；

：寫信號端，低電平有效；：復位端，低電平有效；

：片選信號，低電平有效；A0：寄存器選擇端；DB7~DB0：數(shù)據(jù)線。當A0=0時，選擇命令寄存器；當A0=1時，選擇數(shù)據(jù)寄存器。

RD：讀信號端，高電平有效；63

(2)連接圖連接圖為圖7.17。命令端口地址：COMMP=CFFFH。數(shù)據(jù)端口地址：DATAP=EFFFH圖7.17DSP與A0902連接圖(2)連接圖圖7.17DSP與A0902連接圖64

(3)驅(qū)動程序LD#lcd_data，DP；設定頁指針NOPST#DTYSET，lcd_data；送DTYSET命令字CALLwritecomm；調(diào)寫命令字子程序ST#031H，lcd_data；送顯示數(shù)據(jù)CALLwritddata；調(diào)寫數(shù)據(jù)子程序ST#PDINV，lcd_data；送PDINV命令字CALLwritecomm；調(diào)寫命令字子程序ST#SLPOFF，lcd_data；送SLPOFF命令字CALLwritecomm；調(diào)寫命令字子程序初始化液晶程序(3)驅(qū)動程序初始化液晶程序65

writecomm:；寫命令字子程序PORTWlcd_data，COMMP；輸出命令字CALLdelay；調(diào)延時子程序RET；子程序返回writedata:；寫數(shù)據(jù)子程序PORTWlcd_data，DATAP；輸出顯示數(shù)據(jù)CALLdelay；調(diào)延時子程序RET；子程序返回writecomm:；66

；設置液晶亮度程序ST#VOLCTL，lcd_data；送設定亮度命令字CALLwritecomm；調(diào)寫命令字子程序ST#010H，lcd_data；送亮度數(shù)據(jù)CALLwritedata；調(diào)寫數(shù)據(jù)子程序2.鍵盤的連接與驅(qū)動

鍵盤作為常用的輸入設備應用十分廣泛。它是由若干個按鍵所組成的開關陣列，分為編碼鍵盤和非編碼鍵盤兩種。；設置液晶亮度程序2.鍵盤的連接與驅(qū)動67

編碼鍵盤除了設有按鍵外，還包括有識別按鍵閉合產(chǎn)生鍵碼的硬件電路，只要有按鍵閉合，硬件電路就能產(chǎn)生這個按鍵的鍵碼，并產(chǎn)生一個脈沖信號，以通知CPU接收鍵碼。這種鍵盤的使用比較方便，不需要編寫很多的程序，但使用的硬件電路比較復雜。非編碼鍵盤是由一些按鍵排列成的行列式開關矩陣。按鍵的作用只是簡單地實現(xiàn)開關的接通和斷開，在相應的程序配合下才能產(chǎn)生按鍵的鍵碼。非編碼鍵盤硬件電路極為簡單，幾乎不需要附加什么硬件電路，故能廣泛用于各種微處理器所組成的系統(tǒng)中。 編碼鍵盤除了設有按鍵外，還包括有識別按鍵閉合產(chǎn)生68(1)鎖存器74HC573由于C5402芯片的I/O資源有限，常用鎖存器擴展成I/O口來組成非編碼鍵盤。常用的鎖存器有74HC573。真值表：

(1)鎖存器74HC573由于C5402芯片的I/O資源有69(2)擴展鍵盤的組成 通過74HC573鎖存器擴展的鍵盤由行鎖存器、列鎖存器和3×5矩陣式鍵盤組成。該鍵盤占用兩個I/O端口，分別為：行鎖存器為輸出口，作為寫鍵盤端口；列鎖存器為輸入口，作為讀鍵盤端口。兩端口的地址分別為：讀鍵盤端口地址：RKEYP=7FFFH；寫鍵盤端口地址：WKEYP=BFFFH。(2)擴展鍵盤的組成 通過74HC573鎖存器擴展的70

圖7.18VC5402與HC573連接圖圖7.18VC5402與HC573連接圖71(3)工作原理①按鍵的識別■

寫端口輸出，WKEYP=00000H；■

讀端口輸入，讀RKEYP?！?/p>

判斷RKEYP值。如果RKEYP=111，則無按鍵按下；如果RKEYP≠111，則有按鍵按下。

②行掃描確定按鍵的位置

行掃描：依次給每行線輸入0信號，檢測所對應的列信號。

從WKEYP口依次輸出行代碼:11110—X0；11101—X1；11011—X2；10111—X3；01111—X4。由RKEYP口讀入狀態(tài)查詢讀入的數(shù)據(jù)，確定列代碼。110—Y0；101—Y1；011—Y2。(3)工作原理①按鍵的識別72

③按鍵防抖

檢測到有按鍵按下后，延遲10~20ms，然后再進行行掃描。④確定鍵值鍵值=[行碼][列碼]例如：確定X鍵的鍵值。X鍵的行代碼X2=11011，列代碼Y1=101，X鍵碼=X2Y1=11011101=DDH。③按鍵防抖73⑷TMS320C54X鍵盤I/O擴展驅(qū)動程序清單如下：;KEYSET.ASM;鍵盤識別程序

LD#key_w,DP;確定頁指針LDkey_w,A;取行輸出數(shù)據(jù)AND#00H,A;全0送入ASTLA,key_w;送入行輸出單元PORTWkey_w,WKEYP;全0數(shù)據(jù)行輸出CALLdelay;調(diào)用延時程序PORTRRKEYP,key_w;輸入列數(shù)據(jù)CALLdelay;調(diào)用延時程序ANDM#07H,key_r;屏蔽列數(shù)據(jù)高位，保留低三位CMPMkey_r,#007h;列數(shù)據(jù)與007比較⑷TMS320C54X鍵盤I/O擴展驅(qū)動程序清單如下：;K74

BCnokey,TC;若相等，無按鍵按下，轉(zhuǎn)nokey;若不相等，有按鍵按下，繼續(xù)執(zhí)行;防按鍵抖動程序 CALLwait10ms;延時10ms，軟件防抖 PORTRRKEYP,key_r;重新輸入列數(shù)據(jù)CALLdelay;調(diào)延時程序 ANDM#07h,key_r;保留低三位 CMPMkey_r,#07h;判斷該行是否有按鍵 BCnokey,TC;沒有轉(zhuǎn)移，有繼續(xù) BCnokey,TC;若相75

;鍵掃描程序Keyscan: LD#X0,A;掃描第一行，行代碼X0送A STLA,key_w;X0送行輸出單元PORTWkey_w,WKTYP;X0行代碼輸出 CALLdelay;調(diào)延時程序PORTRRKEYP，key_r;讀列代碼 CALLdelay;調(diào)延時程序 ANDM#07h,key_r;屏蔽、比較列代碼 CMPMkey_r,#07h;判斷該行是否有按鍵;鍵掃描程序76

BCkeyok,#NTC;若有按鍵按下，則轉(zhuǎn)keyok LD#X1,A;若無按鍵按下，掃描第二行 STLA,key_w PORTWkey_w,WKEYP CALLdelay PORTRRKEYP,key_r CALLdelay ANDM#07h,key_r;屏蔽、比較列代碼 CMPMkey_r,#07h;判斷該行是否有按鍵BCkeyok,NTC;若有按鍵按下，則轉(zhuǎn)keyok LD#X2,A;若無按鍵按下，掃描第三行BCkeyok,#NTC;77

STLA,key_w PORTWkey_w,WKEYPCALLdelay PORTRRKEYP,key_r CALLdelay ANDM#07h,key_r;屏蔽、比較列代碼 CMPMkey_r,#07h;判斷該行是否有按鍵 BCkeyok,NTC;若有按鍵按下，則轉(zhuǎn)keyok LD#X3,A;若無按鍵按下，掃描第四行 STLA,key_w

STLA,key_w78

PORTWkey_w,WKEYPCALLdelay PORTRRKEYP,key_rCALLdelay ANDM#07h,key_r;屏蔽、比較列代碼 CMPMkey_r,#07h;判斷該行是否有按鍵 BCkeyok,NTC;若有按鍵按下，則轉(zhuǎn)keyokLD#X4,A;若無按鍵按下，掃描第五行 STLA,key_w PORTWkey_w,WKEYP PORTWkey_w,WKEYP79

CALLdelayPORTRRKEYP,key_r CALLdelay ANDM#07h,key_r;屏蔽、比較列代碼CMPMkey_r,#07h;判斷該行是否有按鍵BCkeyok,NTC;若有按鍵按下，則轉(zhuǎn)keyoknokey:ST#00h,key_v;若無鍵按下，存儲00標志 Bkeyend;返回CALLdelay80

keyok:SFTAA,3;行代碼左移3位ORkey_r,A;行代碼與列代碼組合AND#0FFh,A;屏蔽高位，形成鍵碼STLA,key_v;保存鍵碼Keyend： NOPkeyok:817.4.3串口通訊電路 RS-232接口芯片是MAX3232，是3.3V供電的芯片，請大家注意使用。DB9接頭上的TX_232，RX_232，標識是指PC端的發(fā)送和接收，串行通訊垢雙方的TX，RX必須反接，所以在原理圖電路中PC的TX_232輸出的目標板的RXD，目標板的TXD經(jīng)過MAX232上輸出的是PC的RX_232。MAX3232（或MAX232）更詳細的資料請參考其數(shù)據(jù)手冊。如圖7.19所示。7.4.3串口通訊電路 RS-232接口芯片是MA82

圖7.19串口通信電路圖7.19串口通信電路83

4.外部中斷控制電路外部中斷控制電路如圖7.20所示。圖7.20外部中斷控制電路4.外部中斷控制電路圖7.20外部中斷控制電路847.5A/D和D/A接口設計 在由DSP芯片組成的信號處理系統(tǒng)中，A/D和D/A轉(zhuǎn)換器是非常重要的器件。一個典型的實時信號處理系統(tǒng)如圖7.21所示。圖7.21由DSP芯片組成的信號處理系統(tǒng)7.5A/D和D/A接口設計 在由DSP芯片組成的85

由圖7.21可以看出，系統(tǒng)首先將模擬輸入信號經(jīng)預處理后變換為數(shù)字信號。經(jīng)數(shù)字信號處理之后，再變換為模擬信號輸出。這就涉及到模擬信號與數(shù)字信號之間相互轉(zhuǎn)換的問題。本節(jié)主要介紹常用A/D、D/A轉(zhuǎn)換器的使用原理以及與DSP芯片的接口。 由圖7.21可以看出，系統(tǒng)首先將模擬輸入信號經(jīng)預867.5.1DSP與A/D轉(zhuǎn)換器的接口 A/D的轉(zhuǎn)換位數(shù)由數(shù)字信號處理的精度要求決定，同時要考慮到電路在非理想條件下A/D的轉(zhuǎn)換位數(shù)有一定損失。A/D的速度必須滿足信號處理的要求。對于A/D轉(zhuǎn)換器的選擇，要考慮以下因素： ■轉(zhuǎn)換精度■轉(zhuǎn)換時間 ■器件價格■接口方式（串口/并口）■功耗、封裝形式等7.5.1DSP與A/D轉(zhuǎn)換器的接口 A/D的871.TLV1578模數(shù)轉(zhuǎn)換器 TLV1578是TI公司專門為DSP芯片配套制作的一種8通道10位并行A/D轉(zhuǎn)換器。它將8通道輸入多路選擇器、高速10位ADC和并行接口組合在一起，構(gòu)成10位數(shù)據(jù)采集系統(tǒng)。器件包含兩個片內(nèi)控制寄存器(CR0和CR1)，通過雙向并行端口可以控制通道選擇、軟件啟動轉(zhuǎn)換和掉電?！纠縏LV1578設置方式為：單通道輸入、軟件啟動、采用內(nèi)部時鐘源、時鐘設置為20MHz、二進制輸出方式。試確定控制寄存器CR0和CR1的配置。 解：單通道輸入：CR0.D3=0，CR1.D7=0； 軟件啟動：CR0.D7=1； 內(nèi)部時鐘源：CR0.D5=0；時鐘設置20MHz：CR1.D6=1；1.TLV1578模數(shù)轉(zhuǎn)換器 TLV1578是TI88

二進制輸出：CR1.D3=0。 控制寄存器0：CR0=001000000B=0080H； 控制寄存器1：CR1=010100000B=0140H。

①接口連接

設TLV1578采用內(nèi)部時鐘源，軟件啟動方式。占用一個I/O口地址，其地址為7FFFH。電路如圖7.17所示。 二進制輸出：CR1.D3=0。89

圖7.17TLV1578與TMS320VC5402連接圖圖7.17TLV1578與TMS320VC5402連接圖90

②操作過程■對TLV1578進行初始化設置。 DSP選通TLV1578，通過數(shù)據(jù)總線向內(nèi)部控制寄存器CR0和CR1寫入控制字?！鯠SP等待中斷。當TLV1578完成轉(zhuǎn)換后，發(fā)出中斷請求?！鯠SP響應中斷。當INT產(chǎn)生下降沿時，DSP響應中斷?！鯠SP讀入轉(zhuǎn)換數(shù)據(jù)。執(zhí)行中斷程序，完成轉(zhuǎn)換數(shù)據(jù)的讀入，同時使RD=0，發(fā)出讀入完成信號，通知TLV1578開始下一次采樣過程。 ②操作過程912.AD轉(zhuǎn)換器TLV2544 TLV2544是TI公司生產(chǎn)的4通道，12位串行CMOSA/D轉(zhuǎn)換器，最大采樣頻率是200KHz，具有省電運行模式，以使功耗最小(電流<=1A，參考電源由外部提供時)；有內(nèi)置參考電壓(2V，4V)也可接外置參考電壓；具有8×FIFO用于在不同模式下暫存AD的轉(zhuǎn)換結(jié)果；串行接口與DSP兼容(SCLK可達20MHz)；單電壓供電(2.7V～5.5V)，輸入信號的帶寬可達500KHz；信噪比在(輸入信號頻率是12KHz時)可達70dB；有4種工作模式可以選擇：即單擊模式，重復模式，掃描模式，重復掃描模式。作為TI公司專為TMS320系列DSP所設計的AD芯片，TLV2544為DSP的McBSP或者SPI提供方便的接口。TLV2544采用SOPl6封裝形式，其引腳圖如圖7.20所示?，F(xiàn)在對TLV2544的一些相關引腳進行說明。2.AD轉(zhuǎn)換器TLV2544 TLV2544是TI92

圖7.20TLV2544芯片引腳圖圖7.20TLV2544芯片引腳圖93

為串口使能信號，當=0，TLV2544正常工作，當=1，TLV2544被禁止，此時所有的輸出為三態(tài)，所有的輸入信號無效；A0～A3為4路模擬信號輸入端；用來表示轉(zhuǎn)換的結(jié)束；FS是幀同步信號輸入端；SCLK是串行時鐘輸入端，接收來自主處理器的串行時鐘SCLK；SDI是串行數(shù)據(jù)的輸入端，串行數(shù)據(jù)的第一位是最高有效位D15；SD0是數(shù)據(jù)的輸出；REFM用于連接外部參考電壓的負極，當用內(nèi)部參考電壓時，該引腳接地；REFP用于連接外部參考電壓的正極，當用內(nèi)部參考電壓時，該引腳通過一電容連到REFM。在擴展采樣模式下用來控制信號的采樣時間和轉(zhuǎn)換開始。本系統(tǒng)采用內(nèi)部電壓做參考，大小為4V，即模擬電壓輸入范圍是O-4V。為串口使能信號，當=0，TLV25494

由于5402DSP的數(shù)據(jù)位是16位，TLV2544的數(shù)據(jù)位是12位。因而在兩個器件之間的數(shù)據(jù)通信時需要遵循如下約束：當數(shù)據(jù)從DSP向AD傳輸時，數(shù)據(jù)的高4位為AD命令ID，低12位為AD的控制寄存器配置域；當DSP從AD讀取轉(zhuǎn)換結(jié)果數(shù)據(jù)時，高4位為無關位，低12位保存AD轉(zhuǎn)換結(jié)果。 5402DSP與TLV2544的硬件連接圖如圖7.21所示。 由于5402DSP的數(shù)據(jù)位是16位，TLV25495

圖7.215402DSP與TLV2544硬件連接圖圖7.215402DSP與TLV2544硬件連接圖96

將5402DSP的通用輸出引腳接到TLV2544的片選端，XF=O時，TLV2544被選中。McBSP的TDX接SDI，用來對TLV2544進行控制操作：RDX連接SD0，用來接收模數(shù)轉(zhuǎn)換的數(shù)據(jù)；TLV2544的SCLK信號來自McBSP的CLKX，2544轉(zhuǎn)換完畢時，DSP的引腳出現(xiàn)低電平，同時中斷標志寄存器IFR中的外部中斷3標志位INT3=1。DSP的FSX接TLV2544的FS，并將5402DSP的FSX和FSR連接。FSX產(chǎn)生TLV2544的幀同步信號FS和DSP的接收幀幀同步信號FSR，這樣當FS信號開始一個寫操作的同時SDO也向外輸出數(shù)據(jù)，也就是FS同時啟動數(shù)據(jù)的輸入輸出。時鐘信號SCLKX產(chǎn)生SCLK和CLKR。TLV2544把接收到數(shù)據(jù)的前4位解釋為DSP對其發(fā)出的命令，而進行相應的操作。 將5402DSP的通用輸出引腳接到TLV2544977.5.2DSP與D/A轉(zhuǎn)換器的接口 TI公司為本公司生產(chǎn)的DSP芯片提供了多種配套的數(shù)模轉(zhuǎn)換器，根據(jù)數(shù)字信號的傳送形式不同，可分為并行和串行轉(zhuǎn)換器。典型的器件：TLV5619（并行）；TLV5616（串行） TLV5616是一個串行12位電壓輸出數(shù)模轉(zhuǎn)換器，帶有靈活的4線串行接口，可以無縫連接TMS320、SPI、QSPI等串行口。輸出緩沖是2倍增益軌到軌輸出放大器，采用AB類輸出以提高穩(wěn)定性和減少建立時間。TLV5616是基于電阻網(wǎng)絡結(jié)構(gòu)的12位單電源D/A轉(zhuǎn)換器，器件由串行接口、數(shù)據(jù)鎖存器、速度/掉電邏輯、基準輸入緩沖器、電阻網(wǎng)絡和軌到軌輸出緩沖器等組成。7.5.2DSP與D/A轉(zhuǎn)換器的接口 TI公司為98

①接口連接三線連接，如圖7.22所示。圖7.22TLV5616與TMS320VC5402三線連接①接口連接圖7.22TLV5616與TMS320VC599

將TLV5616的CS線直接接地，用FS、DIN、SCLK三根線與DSP串行口連接。四線連接，如圖7.23所示。圖7.23TLV5616與TMS320VC5402四線連接將TLV5616的CS線直接接地，用FS、DIN100

將TLV5616的FS、DIN、SCLK和CS四根線與DSP串行口連接。

②工作過程 1）CS=0，使能TLV5616； 2）在FS的下降沿啟動數(shù)據(jù)的移位。串行數(shù)據(jù)在SCLK的作用下，一位接一位移入串行輸入寄存器； 3）當16位數(shù)據(jù)傳送完或FS變?yōu)楦唠娖綍r，串行輸入寄存器中的數(shù)據(jù)被移到數(shù)據(jù)鎖存器，對新數(shù)據(jù)進行轉(zhuǎn)換并更新輸出電壓，完成數(shù)模轉(zhuǎn)換。 將TLV5616的FS、DIN、SCLK和CS四根線與D1017.63.3V和5V混合邏輯設計 在設計DSP系統(tǒng)時，如果都能采用3.3V芯片設計當然最好，這樣其接口電平相匹配，不存在電平轉(zhuǎn)換的問題。但在實際上往往還不能避免混合設計，即在一個系統(tǒng)中同時存在3.3V和5V系列芯片。讓兩種電壓芯片的輸入輸出直接連接是不行的，因為5V的芯片可以承受3.3V的電壓，但是3.3V的芯片不能承受5V的電壓。所以在有5V和3.3V芯片共存的電路中就存在一個混合邏輯設計的問題。表7-5是各種電平的數(shù)據(jù)。7.63.3V和5V混合邏輯設計 在設計DSP系102

從表中可以看出，在5VCMOS電壓和3.3V電平轉(zhuǎn)換時就存在電平匹配問題，例如在程序載體29F010或29F020與TMS320VC5410接口的時候就必須有電平轉(zhuǎn)換。電平轉(zhuǎn)換芯片有AN74ALVC16425和AN74LCX245等，AN74ALVC16425是一個16bit的收發(fā)器，可以用在需要轉(zhuǎn)換比較多的場合，如用于16bit數(shù)據(jù)線轉(zhuǎn)換最合適，而AN74LCX245是一個8bit的收發(fā)器，可以用于8路以下的轉(zhuǎn)換。 從表中可以看出，在5VCMOS電壓和3.3V電平103

表7-55VTTL，CMOS和3.3V邏輯電平比較表7-55VTTL，CMOS和3.3V邏輯電平比較104

表中：VOH為輸出高電平的最低值； VOL為輸出低電平的最高值； VIH為輸出高電平的最低值； VIL為輸出低電平的最高值； V中為“0”，“1”電平的中界值。 從目前的趨勢來看，使用低電壓的3V系列的芯片已經(jīng)是發(fā)展方向，所以我們在設計的時候應盡量地使用3V芯片。這樣做，一是可以設計成一個低功耗的系統(tǒng)，另一個方面也可以避免混合系統(tǒng)設計中的電平變換問題。 表中：VOH為輸出高電平的最低值；1051.DSP芯片與3V器件的接口 從目前的趨勢來看，使用低電壓的3V系列芯片已成為發(fā)展方向，所以在設計DSP系統(tǒng)時應盡量選用3V的芯片。這樣既可以設計成一個低功耗的系統(tǒng),也避免了混合系統(tǒng)設計中的電平轉(zhuǎn)換問題。DSP與3V器件的接口比較簡單，由于兩者電平一致，可以直接驅(qū)動。如DSP芯片可以直接與3V的Flash存儲器連接。2.DSP芯片與5V器件的接口

DSP與5V器件的接口屬于混合系統(tǒng)的設計。設計時要分析它們之間的電平轉(zhuǎn)換標準，是否滿足電壓的兼容性和接口條件。1.DSP芯片與3V器件的接口 從目前的趨勢來看，106以TMS320LC549與Am27C010EPROM接口為例，介紹接口設計的方法。①分析電平轉(zhuǎn)換標準

表7-6轉(zhuǎn)換標準以TMS320LC549與Am27C010EPROM接口為例107

電平轉(zhuǎn)換標準一致，C549到Am27C010單方向的地址線和信號線可以直接連接。C549不能承受5V電壓，從Am27C010到C549方向的數(shù)據(jù)線不能直接連接，需加一個緩沖器。②緩沖器的選擇

可以選擇雙電壓供電的緩沖器，也可以選擇3.3V單電壓供電并能承受5V電壓的緩沖器，如選擇74LVC16245緩沖器。它是一個雙向收發(fā)器，可以用作2個8位或1個16位收發(fā)器。工作電壓為2.7~3.6V。 電平轉(zhuǎn)換標準一致，C549到Am27C010單方108

表7-774LVC16245的功能表：輸出使能控制端，用來選擇器件工作(雙側(cè)相互隔離)；

DIR：數(shù)據(jù)方向控制端。用來控制數(shù)據(jù)的傳輸方向。 表7-774LVC16245的功能表：輸出109

③接口電路

Am27C010是EPROM存儲器，數(shù)據(jù)總線是單向的，從Am27C010流向DSP芯片。圖7.24DSP與Am27C010接口電路③接口電路圖7.24DSP與Am27C010接口電1107.7JTAG在線仿真調(diào)試接口電路 目前流行的DSP都備有標準的JTAG(JointTestActionGroup)接口。在做實驗時，需要一個DSP仿真器，把在計算機上編譯并生成的執(zhí)行代碼下載到C5402芯片上，實現(xiàn)在線調(diào)試DSP硬件和軟件。仿真器有兩端接口，其中一端與計算機的并行口或USB口相連，這取決于仿真器的類型，另一端與DSP芯片的JTAG接口相連，JTAG口連接只要和仿真器上給出的引腳一致就可以了。TI仿真器的14腳JTAG口的引腳如圖7.25所示。一般情況下自己開發(fā)的電路板引出雙排的14腳插針可以和圖7.25中的一致。在大多數(shù)情況下，只要電路板和仿真器之間的連接電纜不超過6in(1in=2.54cm)就可以采用如圖7.26所示接法。JTAG口不能帶電插拔，USB口可以。7.7JTAG在線仿真調(diào)試接口電路 目前流行的D111

這里，需要注意的是其中DSP的EMU0和EMU1引腳需要用電阻上拉，推薦阻值為4.7kΩ或l0kΩ。如果DSP和仿真器之間的連接電纜超過6in，可采用如7.27所示接法，將數(shù)據(jù)傳輸腳加上驅(qū)動。圖7.2514腳JTAG口引腳圖 這里，需要注意的是其中DSP的EMU0和EMU1112

圖7.26DSP與仿真口連接圖1圖7.26DSP與仿真口連接圖1113

圖7.27DSP與仿真口連接圖2圖7.27DSP與仿真口連接圖21147.8習題1、基于TMS320VC5402的DSP最小系統(tǒng)設計

要求： （1）繪制系統(tǒng)框圖(VISIO)； （2）包括電源設計、復位電路設計、時鐘電路設計、存儲器設計、JTAG接口設計等，用Protel軟件繪制原理圖和PCB圖； （3）編寫測試程序； （4）從理論上分析，設計的系統(tǒng)要滿足基本的信號處理要求；7.8習題1、基于TMS320VC5402的DSP最小115

2、基于TMS320VC5402的LED顯示系統(tǒng)設計 要求： （1）繪制系統(tǒng)框圖(VISIO)，采用C5402+單片機方案； （2）包括電源設計、復位電路設計、時鐘電路設計、存儲器設計、JTAG接口設計等，用Protel軟件繪制原理圖和PCB圖； （3）實現(xiàn)DSP與PC通信、DSP與單片機通信； （4）給出程序流程圖，編寫部分程序；3.一個典型的DSP系統(tǒng)通常由哪些部分組成？畫出原理框圖。4.如何在DSP系統(tǒng)中實現(xiàn)看門狗功能？2、基于TMS320VC5402的LED顯示系統(tǒng)設計116TMS320C54系列DSP原理與應用第7章DSP最小系統(tǒng)設計

TMS320C54系列DSP原理與應用第7章DSP最小系117教學內(nèi)容及要求

教學內(nèi)容：本章對C54XDSP的最小系統(tǒng)設計相關問題進行了詳細討論。主要包括TMS320C54X硬件系統(tǒng)組成；時鐘及復位電路設計；供電電路設計；外部存儲器和I/O擴展設計；A/D和D/A接口設計；3.3V和5V混合邏輯設計以及JTAG在線仿真接口電路設計。

教學要求：本章要求學生了解TMS320C54X硬件系統(tǒng)組成，掌握時鐘及復位電路設計；供電電路設計；外部存儲器和I/O擴展設計；A/D和D/A接口設計；3.3V和5V混合邏輯設計以及JTAG在線仿真接口電路設計等幾個方面的設計方法。能夠獨立進行相關電路的硬件原理圖設計、制作及調(diào)試。教學內(nèi)容及要求教學內(nèi)容：本章對C54XDSP的最小系統(tǒng)設118本章主要內(nèi)容7.1TMS320C54X硬件組成及最小系統(tǒng)設計 7.2TMS320C54X的時鐘及復位電路設計7.3供電系統(tǒng)設計 7.4外部存儲器和I/O擴展設計7.5A/D和D/A接口設計7.63.3V和5V混合邏輯設計7.7JTAG在線仿真調(diào)試接口電路本章主要內(nèi)容7.1TMS320C54X硬件組成及最小系統(tǒng)設1197.1TMS320C54X硬件組成及最小系統(tǒng)設計7.1.1TMS320C54X硬件組成圖7.1給出了一個典型的DSP電路，從結(jié)構(gòu)框圖可以看出，典型的DSP目標板包括DSP及DSP基本系統(tǒng)、存儲器、模擬控制與處理電路、各種控制口與通信口、電源處理以及為并行處理提供的同步電路等。7.1TMS320C54X硬件組成及最小系統(tǒng)設計7.1.11207.1.1TMS320C54X硬件組成

圖7.1DSP電路的基本硬件組成7.1.1TMS320C54X硬件組成圖7.11217.1.1TMS320C54X最小系統(tǒng)設計最小系統(tǒng)模塊是使得DSP芯片TMS320C5402能夠工作的最精簡模塊，它主要包括電源電路、復位電路、時鐘電路和存儲器接口電路等。DSP硬件系統(tǒng)設計包括以下步驟：第一步：確定硬件實現(xiàn)方案。在考慮系統(tǒng)性能指標、工期、成本、算法需求、體積和功耗核算等因素的基礎上，選擇系統(tǒng)的最優(yōu)硬件實現(xiàn)方案。第二步：器件的選擇。一個DSP硬件系統(tǒng)除了DSP芯片外，還包括ADC、DAC、存儲器、電源、邏輯控制、通信、人機接口、總線等基本部件。過程如圖7.1所示。7.1.1TMS320C54X最小系統(tǒng)設計最小系統(tǒng)模塊是使1227.1.1TMS320C54X最小系統(tǒng)設計圖7.1DSP硬件設計過程7.1.1TMS320C54X最小系統(tǒng)設計圖7.1DSP1237.1.1TMS320C54X最小系統(tǒng)設計1.DSP芯片的選擇⑴首先要根據(jù)系統(tǒng)對運算量的需求來選擇；⑵其次要根據(jù)系統(tǒng)所應用領域來選擇合適的DSP芯片；⑶最后要根據(jù)DSP的片上資源、價格、外設配置以及與其他元部件的配套性等因素來選擇。2.ADC和DAC的選擇A/D轉(zhuǎn)換器的選擇應根據(jù)采樣頻率、精度以及是否要求片上自帶采樣、多路選擇器、基準電源等因素來選擇；D/A轉(zhuǎn)換器應根據(jù)信號頻率、精度以及是否要求自帶基準電源、多路選擇器、輸出運放等因素來選擇。7.1.1TMS320C54X最小系統(tǒng)設計1.DSP芯片1247.1.1TMS320C54X最小系統(tǒng)設計3.存儲器的選擇常用的存儲器有SRAM、EPROM、E2PROM和FLASH等?？梢愿鶕?jù)工作頻率、存儲容量、位長(8/16/32位)、接口方式(串行還是并行)、工作電壓(5V/3V)等來選擇。4.邏輯控制器件的選擇系統(tǒng)的邏輯控制通常是用可編程邏輯器件來實現(xiàn)。首先確定是采用CPLD還是FPGA；其次根據(jù)自己的特長和公司芯片的特點選擇哪家公司的哪個系列的產(chǎn)品；最后還要根據(jù)DSP的頻率來選擇所使用的PLD器件。7.1.1TMS320C54X最小系統(tǒng)設計3.存儲器的選1257.1.1TMS320C54X最小系統(tǒng)設計5.通信器件的選擇通常系統(tǒng)都要求有通信接口。首先要根據(jù)系統(tǒng)對通信速率的要求來選擇通信方式。然后根據(jù)通信方式來選擇通信器件。6.總線的選擇常用總線：PCI、ISA以及現(xiàn)場總線(包括CAN、3xbus等)。可以根據(jù)使用的場合、數(shù)據(jù)傳輸要求、總線的寬度、傳輸頻率和同步方式等來選擇。7.人機接口常用的人機接口主要有鍵盤和顯示器。通過與其他單片機的通信構(gòu)成；與DSP芯片直接構(gòu)成。7.1.1TMS320C54X最小系統(tǒng)設計5.通信器件的1267.1.1TMS320C54X最小系統(tǒng)設計8.電源的選擇主要考慮電壓的高低和電流的大小。既要滿足電壓的匹配，又要滿足電流容量的要求。第三步：原理圖設計；從第三步開始就進入系統(tǒng)的綜合。在原理圖設計階段必須清楚地了解器件的特性、使用方法和系統(tǒng)的開發(fā)，必要時可對單元電路進行功能仿真。第四步：PC