集成電路版圖設(shè)計(jì)基礎(chǔ)-第1章續(xù)：設(shè)計(jì)規(guī)則課件

2007級微電子1集成電路版圖設(shè)計(jì)基礎(chǔ)

basicsofIClayoutdesigninstructor:JiangHaoe-mail:jianghao@2007級微電子1集成電路版圖設(shè)計(jì)基礎(chǔ)

basics2007級微電子21 工藝流程的定義

版圖中的工藝層通常是版圖設(shè)計(jì)者定義工藝的抽象工藝層，它們并不一一對應(yīng)于芯片制造時(shí)所需要的掩膜層。芯片制造時(shí)所需要的掩膜層是由抽象工藝層給出的版圖數(shù)據(jù)經(jīng)過邏輯操作（“與”、“或”或“取反”）獲得。2007級微電子21 工藝流程的定義2007級微電子3FeaturesizeL=0.18umVDD1.8V/2.5VDeepNWELLtoreducesubstratenoiseMIMcapacitor(1fF/um^2)Thick-top-metalforinductor6Metal1PolyPolycideresistor(7.5Ohm/sq)HighN/Pimplantresistor(59Ohm/sq,133Ohm/sq)M1-M5(78mOhm/sq)Thick-top-metal(18mOhm/sq)2007級微電子3FeaturesizeL=0.18um4芯片加工：從版圖到裸片制版加工是一種多層平面“印刷”和疊加過程，但中間是否會帶來誤差？2 版圖幾何設(shè)計(jì)規(guī)則4芯片加工：從版圖到裸片制版加工是一種多層平面“印刷”和疊加2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》5設(shè)計(jì)規(guī)則由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進(jìn)而版圖的設(shè)計(jì)必須遵守特定的規(guī)則。這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》5設(shè)計(jì)規(guī)則由于器件的2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》6廠家提供設(shè)計(jì)規(guī)則設(shè)計(jì)者只能根據(jù)廠家提供的設(shè)計(jì)規(guī)則進(jìn)行版圖設(shè)計(jì)。嚴(yán)格遵守設(shè)計(jì)規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》6廠家提供設(shè)計(jì)規(guī)則設(shè)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》7版圖幾何設(shè)計(jì)規(guī)則版圖幾何設(shè)計(jì)規(guī)則可看作是對光刻掩模版制備要求。光刻掩模版是用來制造集成電路的。這些規(guī)則在生產(chǎn)階段中為電路的設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》7版圖幾何設(shè)計(jì)規(guī)則版2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》8設(shè)計(jì)規(guī)則與性能和成品率之間的關(guān)系一般來講，設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)。規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)的。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》8設(shè)計(jì)規(guī)則與性能和成2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》9版圖幾何設(shè)計(jì)規(guī)則?

有幾種方法可以用來描述設(shè)計(jì)規(guī)則。其中包括：

＊以微米分辨率來規(guī)定的微米規(guī)則

＊以特征尺寸為基準(zhǔn)的λ規(guī)則

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》9版圖幾何設(shè)計(jì)規(guī)則?2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》10版圖幾何設(shè)計(jì)規(guī)則層次

人們把設(shè)計(jì)過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。

下面以某種N阱的硅柵工藝為例分別介紹層次的概念。2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》10版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》11版圖幾何設(shè)計(jì)規(guī)則層次表示

含義

標(biāo)示圖

NWELL

N阱層

Locos

N+或P+有源區(qū)層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤鈍化層

NWELL硅柵的層次標(biāo)示

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》11版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》12版圖幾何設(shè)計(jì)規(guī)則NWELL層相關(guān)的設(shè)計(jì)規(guī)則

編號描述尺寸目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場注N區(qū)環(huán)的尺寸1.4N阱外N阱到N+距離8.0減少閂鎖效應(yīng)2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》12版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》13

版圖幾何設(shè)計(jì)規(guī)則N阱設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》13版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》14

版圖幾何設(shè)計(jì)規(guī)則

P+、N+有源區(qū)相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用2.1P+、N+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距3.5減少寄生效應(yīng)2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》14版圖幾何設(shè)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》15版圖幾何設(shè)計(jì)規(guī)則P+、N+有源區(qū)設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》15版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》16版圖幾何設(shè)計(jì)規(guī)則Poly相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長及源、漏區(qū)的截?cái)?.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個(gè)柵寬范圍內(nèi)均勻流動2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》16版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》17版圖幾何設(shè)計(jì)規(guī)則Poly相關(guān)設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》17版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》18版圖幾何設(shè)計(jì)規(guī)則

Contact相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用4.1接觸孔大小2.0x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》18版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》19版圖幾何設(shè)計(jì)規(guī)則contact設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》19版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》20

版圖幾何設(shè)計(jì)規(guī)則Metal相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導(dǎo)5.2金屬間距2.0防止鋁條聯(lián)條2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》20版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》21

版圖幾何設(shè)計(jì)規(guī)則Metal設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》21版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》22

版圖幾何設(shè)計(jì)規(guī)則Pad相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串繞6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區(qū)最小距離25.0提高可靠性需要2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》22版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》23版圖幾何設(shè)計(jì)規(guī)則Pad設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》23版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》24

版圖幾何設(shè)計(jì)規(guī)則

當(dāng)給定電路原理圖設(shè)計(jì)其版圖時(shí)，必須根據(jù)所用的工藝設(shè)計(jì)規(guī)則，時(shí)刻注意版圖同一層上以及不同層間的圖形大小及相對位置關(guān)系。2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》24版圖幾何設(shè)計(jì)2007級微電子25所設(shè)計(jì)方向器的版圖：2007級微電子25所設(shè)計(jì)方向器的版圖：2007級微電子26加工后得到的實(shí)際芯片例子：2007級微電子26加工后得到的實(shí)際芯片例子：2007級微電子27加工過程中的非理想因素制版光刻的分辨率問題多層版的套準(zhǔn)問題表面不平整問題流水中的擴(kuò)散和刻蝕問題梯度效應(yīng)2007級微電子27加工過程中的非理想因素2007級微電子28解決辦法廠家提供的幾何設(shè)計(jì)規(guī)則(topologicaldesignrule)，確保完成設(shè)計(jì)功能和一定的芯片成品率，這些設(shè)計(jì)規(guī)則直接由流片廠家提供。幾何設(shè)計(jì)規(guī)則是版圖設(shè)計(jì)和工藝之間的接口。設(shè)計(jì)者的設(shè)計(jì)準(zhǔn)則(‘rule’forperformance)，用以提高電路的某些性能，如匹配，抗干擾，速度等2007級微電子28解決辦法2007級微電子29設(shè)計(jì)規(guī)則的運(yùn)用TASK1：設(shè)計(jì)一個(gè)反相器的版圖，其中的NMOS和PMOS晶體管均為最小尺寸（課堂演示+學(xué)生練習(xí)）2007級微電子29設(shè)計(jì)規(guī)則的運(yùn)用TASK1：設(shè)計(jì)一個(gè)反相器2007級微電子30集成電路版圖設(shè)計(jì)基礎(chǔ)

basicsofIClayoutdesigninstructor:JiangHaoe-mail:jianghao@2007級微電子1集成電路版圖設(shè)計(jì)基礎(chǔ)

basics2007級微電子311 工藝流程的定義

版圖中的工藝層通常是版圖設(shè)計(jì)者定義工藝的抽象工藝層，它們并不一一對應(yīng)于芯片制造時(shí)所需要的掩膜層。芯片制造時(shí)所需要的掩膜層是由抽象工藝層給出的版圖數(shù)據(jù)經(jīng)過邏輯操作（“與”、“或”或“取反”）獲得。2007級微電子21 工藝流程的定義2007級微電子32FeaturesizeL=0.18umVDD1.8V/2.5VDeepNWELLtoreducesubstratenoiseMIMcapacitor(1fF/um^2)Thick-top-metalforinductor6Metal1PolyPolycideresistor(7.5Ohm/sq)HighN/Pimplantresistor(59Ohm/sq,133Ohm/sq)M1-M5(78mOhm/sq)Thick-top-metal(18mOhm/sq)2007級微電子3FeaturesizeL=0.18um33芯片加工：從版圖到裸片制版加工是一種多層平面“印刷”和疊加過程，但中間是否會帶來誤差？2 版圖幾何設(shè)計(jì)規(guī)則4芯片加工：從版圖到裸片制版加工是一種多層平面“印刷”和疊加2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》34設(shè)計(jì)規(guī)則由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進(jìn)而版圖的設(shè)計(jì)必須遵守特定的規(guī)則。這些規(guī)則是各集成電路制造廠家根據(jù)本身的工藝特點(diǎn)和技術(shù)水平而制定的。因此不同的工藝，就有不同的設(shè)計(jì)規(guī)則。2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》5設(shè)計(jì)規(guī)則由于器件的2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》35廠家提供設(shè)計(jì)規(guī)則設(shè)計(jì)者只能根據(jù)廠家提供的設(shè)計(jì)規(guī)則進(jìn)行版圖設(shè)計(jì)。嚴(yán)格遵守設(shè)計(jì)規(guī)則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應(yīng)引起的性能劣化。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》6廠家提供設(shè)計(jì)規(guī)則設(shè)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》36版圖幾何設(shè)計(jì)規(guī)則版圖幾何設(shè)計(jì)規(guī)則可看作是對光刻掩模版制備要求。光刻掩模版是用來制造集成電路的。這些規(guī)則在生產(chǎn)階段中為電路的設(shè)計(jì)師和工藝工程師提供了一種必要的信息聯(lián)系。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》7版圖幾何設(shè)計(jì)規(guī)則版2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》37設(shè)計(jì)規(guī)則與性能和成品率之間的關(guān)系一般來講，設(shè)計(jì)規(guī)則反映了性能和成品率之間可能的最好的折衷。規(guī)則越保守，能工作的電路就越多(即成品率越高)。規(guī)則越富有進(jìn)取性，則電路性能改進(jìn)的可能性也越大，這種改進(jìn)可能是以犧牲成品率為代價(jià)的。

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》8設(shè)計(jì)規(guī)則與性能和成2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》38版圖幾何設(shè)計(jì)規(guī)則?

有幾種方法可以用來描述設(shè)計(jì)規(guī)則。其中包括：

＊以微米分辨率來規(guī)定的微米規(guī)則

＊以特征尺寸為基準(zhǔn)的λ規(guī)則

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》9版圖幾何設(shè)計(jì)規(guī)則?2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》39版圖幾何設(shè)計(jì)規(guī)則層次

人們把設(shè)計(jì)過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉(zhuǎn)換成硅芯片時(shí)所必需的掩模圖形。

下面以某種N阱的硅柵工藝為例分別介紹層次的概念。2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》10版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》40版圖幾何設(shè)計(jì)規(guī)則層次表示

含義

標(biāo)示圖

NWELL

N阱層

Locos

N+或P+有源區(qū)層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤鈍化層

NWELL硅柵的層次標(biāo)示

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》11版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》41版圖幾何設(shè)計(jì)規(guī)則NWELL層相關(guān)的設(shè)計(jì)規(guī)則

編號描述尺寸目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內(nèi)N阱覆蓋P+2.0保證N阱四周的場注N區(qū)環(huán)的尺寸1.4N阱外N阱到N+距離8.0減少閂鎖效應(yīng)2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》12版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》42

版圖幾何設(shè)計(jì)規(guī)則N阱設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》13版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》43

版圖幾何設(shè)計(jì)規(guī)則

P+、N+有源區(qū)相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用2.1P+、N+有源區(qū)寬度3.5保證器件尺寸，減少窄溝道效應(yīng)2.2P+、N+有源區(qū)間距3.5減少寄生效應(yīng)2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》14版圖幾何設(shè)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》44版圖幾何設(shè)計(jì)規(guī)則P+、N+有源區(qū)設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》15版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》45版圖幾何設(shè)計(jì)規(guī)則Poly相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導(dǎo)3.2多晶硅間距2.0防止多晶硅聯(lián)條3.3與有源區(qū)最小外間距1.0保證溝道區(qū)尺寸3.4多晶硅伸出有源區(qū)1.5保證柵長及源、漏區(qū)的截?cái)?.5與有源區(qū)最小內(nèi)間距3.0保證電流在整個(gè)柵寬范圍內(nèi)均勻流動2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》16版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》46版圖幾何設(shè)計(jì)規(guī)則Poly相關(guān)設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》17版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》47版圖幾何設(shè)計(jì)規(guī)則

Contact相關(guān)的設(shè)計(jì)規(guī)則列表

編號描述尺寸目的與作用4.1接觸孔大小2.0x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區(qū)覆蓋孔1.5防止PN結(jié)漏電和短路4.5有源區(qū)孔到柵距離1.5防止源、漏區(qū)與柵短路4.6多晶硅孔到有源區(qū)距離1.5防止源、漏區(qū)與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》18版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》48版圖幾何設(shè)計(jì)規(guī)則contact設(shè)計(jì)規(guī)則示意圖

2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》19版圖幾何設(shè)計(jì)規(guī)則2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》49

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編號描述尺寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導(dǎo)5.2金屬間距2.0防止鋁條聯(lián)條2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》20版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》50

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2022/12/19《集成電路設(shè)計(jì)基礎(chǔ)》21版圖幾何設(shè)計(jì)2022/12/20《集成電路設(shè)計(jì)基礎(chǔ)》51

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