第13章、門電路和組合邏輯電路

第十三章門電路和組合邏輯電路1第13章門電路和組合邏輯電路§13.1分立元件門電路*§13.2TTL門電路（不講）§13.4組合邏輯電路的分析*§13.3CMOS門電路（不講）§13.5加法器§13.6編碼器§13.7譯碼器和數(shù)字顯示2前面幾章討論的是模擬信號，后面幾章討論的數(shù)字信號。模擬電路中的電信號是隨著時間連續(xù)變化的模擬信號；數(shù)字電路中的電信號是不連續(xù)變化的脈沖信號。常見的脈沖信號：矩形波尖頂波3§13.1分立元件門電路門電路是用以實現(xiàn)邏輯關(guān)系的電子電路。在數(shù)字電路中，門電路是最基本的邏輯單元。所謂“門”，就是一種開關(guān)，在一定條件下它能允許信號通過，條件不滿足，信號就通不過。因此，門電路的輸入信號和輸出信號之間存在一定的邏輯關(guān)系，所以門電路又稱邏輯門電路?；具壿嬮T電路有：“與”

門、“或”

門、“非”門。13.1.1門電路的基本概念4§11.3分立元件門電路在分析邏輯電路時只用兩種相反的工作狀態(tài)，并用“1”和“0”來代表。例如： 開關(guān)接通為“1”，斷開為“0”； 電燈亮為“1”，暗為“0”； 信號高電平為“1”，低電平為“0”； ………13.1.1門電路的基本概念5§11.3分立元件門電路門電路的輸入和輸出信號都是用電位（電平）的高低來表示的，而電位的高低則用“1”和“0”兩種狀態(tài)來表示。若規(guī)定： 高電平為“1”，低電平為“0”——正邏輯；高電平為“0”，低電平為“1”——負(fù)邏輯；本書中采用的都是正邏輯。13.1.1門電路的基本概念6二極管與門YDADBAB+12V§13.1分立元件門電路13.1.2二極管“與”門電路共有22個邏輯狀態(tài)7二極管與門YDADBAB+12V§13.1分立元件門電路13.1.2二極管“與”門電路共有22個邏輯狀態(tài)A＆BY“與”門圖形符號8二極管或門YD1D2AB-12V13.1.3二極管“或”門電路§13.1分立元件門電路共有22個邏輯狀態(tài)9二極管或門YD1D2AB-12V13.1.3二極管“或”門電路§13.1分立元件門電路共有22個邏輯狀態(tài)A≥1BY“或”門圖形符號10R1R2AY+12V晶體管非門13.1.4晶體管“非”門電路§13.1分立元件門電路共有2個邏輯狀態(tài)1113.1.4晶體管“非”門電路§13.1分立元件門電路共有2個邏輯狀態(tài)A1Y“非”門圖形符號R1R2AY+12V晶體管非門12R1R2Y+12V晶體管“非”門“與非”門“與非”門電路§13.1分立元件門電路全“1”出“0”有“0”出“1”D1D2AB+12V二極管“與”門Y1“與非”門圖形符號A＆BY13“或非”門“或非”門電路§13.1分立元件門電路全“0”出“1”有“1”出“0”“或非”門圖形符號A≥1BY二極管或門YD1D2AB-12VR1R2Y+12V晶體管“非”門14AB例：兩輸入端的與門、或門、與非門、或非門對應(yīng)下列輸入波形的輸出波形分別如下：與門或門與門：全1才1；或門：有1就1與非門或非門與非門：有低必高，全高才低；或非門：有高必低，全低才高15分離元件門電路缺點1、體積大、工作不可靠。2、需要不同電源。3、各種門的輸入、輸出電平不匹配。16與分離元件電路相比，集成電路具有體積小、可靠性高、速度快的特點，而且輸入、輸出電平匹配，所以早已廣泛采用。根據(jù)電路內(nèi)部的結(jié)構(gòu)，可分為DTL、TTL、HTL、MOS管集成門電路?！?3.2TTL集成門電路1713.2.1TTL“與非”門電路§13.2TTL集成門電路多發(fā)射極晶體管二極管“與”門A＆BYC+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCABCB1C1R1+5V181、任一輸入為低電平“0”（0.3V）時“0”不足以讓T2、T5導(dǎo)通§13.2TTL集成門電路13.2.1TTL“與非”門電路發(fā)射結(jié)正向偏置1V+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC三個PN結(jié)導(dǎo)通需2.1V19+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABCuo1、任一輸入為低電平“0”（0.3V）時§13.2TTL集成門電路13.2.1TTL“與非”門電路“0”1Vuo=5-uR2-ube3-ube43.4V——高電平“1”！20“1”高電位“1”全反偏1V§13.2TTL集成門電路13.2.1TTL“與非”門電路2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC截止全導(dǎo)通21“1”全反偏1V§13.2TTL集成門電路13.2.1TTL“與非”門電路2、輸入全為高電平“1”（3.4V）時+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABC全導(dǎo)通飽和VY=0.3V——低電平“0”高電位“1”2213.2.2三態(tài)輸出“與非”門電路§13.2TTL集成門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE特點：它的輸出除出現(xiàn)高電平和低電平外，還可以出現(xiàn)高阻狀態(tài)。

E控制端A、B輸入端2313.2.2三態(tài)輸出“與非”門電路§13.2TTL集成門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“1”時：D截止電路處于工作狀態(tài)。2413.2.2三態(tài)輸出“與非”門電路§13.2TTL集成門電路D+5VYR4R2R1T2R3R5T3T4T1T5B1C1ABE當(dāng)控制端E=“0”時：D導(dǎo)通輸出端處于開路狀態(tài)。高阻態(tài)截止截止25符號功能表13.2.2三態(tài)輸出“與非”門電路§13.2TTL集成門電路&ABYE△三態(tài)輸出“與非”門的圖形符號及功能說明：由于電路結(jié)構(gòu)不同，也有當(dāng)控制端為高電平時出現(xiàn)高阻態(tài)，為低電平時處于工作狀態(tài)。26１００三態(tài)門主要作為TTL電路與總線間的接口電路用途：結(jié)論：E1、E2、E3分時接入高電平，總線就會輪流接受各個三態(tài)門的輸出。公用總線&△E1&△E2&△E327分析邏輯電路，通常采用邏輯代數(shù)。§13.4

組合邏輯電路的分析28邏輯代數(shù)又稱布爾代數(shù)，它是分析與設(shè)計邏輯電路的數(shù)學(xué)工具。邏輯代數(shù)中，變量的取值只有“1”和“0”兩個值，即邏輯“1”和邏輯“0”。它們不是數(shù)字，而是代表兩種相反的邏輯狀態(tài)。邏輯代數(shù)所表示的是邏輯關(guān)系，不是數(shù)量關(guān)系。13.4.1

邏輯代數(shù)29依據(jù)：1.邏輯變量只?。?、1兩種狀態(tài)。2.與、或、非是三種最基本的邏輯運算。與普通代數(shù)運算法則類似的：分配律、結(jié)合律、交換律等。與普通代數(shù)運算法則不同的：AA=AA+A=A

A=A(還原律）13.4.1

邏輯代數(shù)301、邏輯代數(shù)運算法則一、基本運算法則二、交換律三、結(jié)合律或：A+0=AA+1=1A+A=1A+A=A非：A=A與：A?0=0A?1=A

A?A=0A?A=A31四、分配律五、吸收律1、邏輯代數(shù)運算法則32吸收：多余（冗余）項，多余（冗余）因子被取消、去掉

被消化了。1.原變量的吸收：

A+AB=A證明：左式=A(1+B)原式成立口訣：長中含短,留下短。長項短項=A=右式1||幾種形式的吸收律332.反變量的吸收：

A+AB=A+B證明：=右式口訣：長中含反,去掉反。原(反)變量反(原)變量添冗余項1||343.混合變量的吸收：

證明：添冗余因子AB+AC+BC=AB+AC互為反變量=右式口訣：正負(fù)相對,余全完。（消冗余項）添加冗余因子35推廣到多變量：說明：兩個（或兩個以上）變量的與非（或非）運算等于兩個（或兩個以上）變量的非或（非與）運算。六、反演律（摩根定律）1、邏輯代數(shù)運算法則36內(nèi)容：將函數(shù)式Y(jié)中所有的++變量與常數(shù)均取反（求反運算）互補(bǔ)運算1.運算順序：先括號再乘法后加法。2.不是一個變量上的反號不動。注意:用處：實現(xiàn)互補(bǔ)運算（求反運算）。新表達(dá)式：顯然：(變換時,原函數(shù)運算的先后順序不變)(反函數(shù))反演定理的記憶技巧：37例1：求：Y1

與或式38例2：求：Y2與或式39在數(shù)字電路中，假設(shè)：

A、B是輸入變量，Y是輸出變量。 （Y=A+B或Y=A·B或Y=A等等）

Y——是A、B的邏輯函數(shù)。邏輯函數(shù)的表示方法：

邏輯狀態(tài)表、邏輯式、邏輯圖和卡諾圖。2、邏輯函數(shù)的表示方法40有一T型走廊，在相會處有一盞路燈，在進(jìn)入走廊的A、B、C三地各有一個控制開關(guān)，都能獨立進(jìn)行控制?？刂埔螅? 任意閉合一個開關(guān)，燈亮； 任意閉合兩個開關(guān)，燈滅； 三個開關(guān)同時閉合，燈亮。設(shè)A、B、C代表三個開關(guān)（輸入變量），開關(guān)閉合狀態(tài)為“1”，斷開為“0”；燈亮Y（輸出變量）為“1”，燈滅為“0”。分別用前三種方法表示邏輯函數(shù)Y。ABCY2、邏輯函數(shù)的表示方法41邏輯真值表：將邏輯自變量的各種可能取值和對應(yīng)的因變量的取值排列在一起而組成的表格。邏輯狀態(tài)數(shù)=2n—— n是自變量的個數(shù)ABCY11100000010101000111011100001111為避免遺漏，各自變量的取值組合應(yīng)按照二進(jìn)制遞增的次序排列。

2、邏輯函數(shù)的表示方法條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。ABCY42ABCY11100000010101000111011100001111為避免遺漏，各自變量的取值組合應(yīng)按照二進(jìn)制遞增的次序排列。

2、邏輯函數(shù)的表示方法真值表的特點：1、函數(shù)關(guān)系最直觀。2、表達(dá)函數(shù)關(guān)系最方便。3、缺點：當(dāng)變量比較多時，表比較大，顯得過于繁瑣。邏輯真值表：將邏輯自變量的各種可能取值和對應(yīng)的因變量的取值排列在一起而組成的表格。條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。ABCY43邏輯函數(shù)式：把自變量與因變量之間的邏輯關(guān)系用“與”、“或”、“非”等運算符來表達(dá)，即得邏輯函數(shù)式。由邏輯真值表寫出邏輯函數(shù)式方法：1、找出與函數(shù)值“1”所對應(yīng)的自變量取值組合，寫出與該取值組合對應(yīng)的自變量乘積項?！?”寫成原變量，“0”寫成反變量。2、將這些乘積項相加，即得Y的邏輯函數(shù)式。2、邏輯函數(shù)的表示方法11100000010101000111011100001111ABCY條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。ABCY442、邏輯函數(shù)的表示方法11100000010101000111011100001111ABCY邏輯函數(shù)式的特點：便于研究邏輯電路，通過對邏輯函數(shù)式的化簡，可以簡化邏輯電路。缺點：邏輯函數(shù)式所表達(dá)的邏輯關(guān)系不直觀。邏輯函數(shù)式：把自變量與因變量之間的邏輯關(guān)系用“與”、“或”、“非”等運算符來表達(dá)，即得邏輯函數(shù)式。由邏輯真值表寫出邏輯函數(shù)式條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。ABCY45邏輯圖：將邏輯函數(shù)中各變量之間的與、或、非等邏輯運算用圖形符號表示出來，即得邏輯圖。1AA1CCA1BBBC＆＆＆＆2、邏輯函數(shù)的表示方法Y≥1ABCY方法：根據(jù)邏輯函數(shù)式中各邏輯變量運算的優(yōu)先級順序畫出邏輯圖。

條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。46邏輯圖：用電路圖來表達(dá)邏輯函數(shù)。一般由邏輯式畫出邏輯圖。ABCY條件：任意閉合一個開關(guān)，燈亮；任意閉合兩個開關(guān)，燈滅；三個開關(guān)同時閉合，燈亮。說明：1、邏輯圖是根據(jù)邏輯式畫出的邏輯電路。因為同一個邏輯函數(shù)可用不同的邏輯式表達(dá)，因此同一個邏輯函數(shù)的邏輯圖是不唯一的。2、邏輯函數(shù)的各種表達(dá)方法（邏輯狀態(tài)表、邏輯式、邏輯圖）之間可以互相轉(zhuǎn)換。2、邏輯函數(shù)的表示方法47例：1、根據(jù)邏輯式，畫出邏輯圖。

Y=(A+B)(A+C)48例：2、用“與非”門實現(xiàn)下列邏輯關(guān)系

1）Y=ABC 2）Y=AB+(A+B)C4950表達(dá)邏輯函數(shù)的邏輯式的形式不是唯一的，因此由邏輯式畫出的邏輯圖也不是唯一的。為了使邏輯圖簡單，少用元件，可靠性強(qiáng)，往往需要將邏輯式化成最簡與或式。最簡與或式：乘積項的項數(shù)最少。每個乘積項中變量個數(shù)最少。3、邏輯函數(shù)的化簡51例題：合并項吸收消去（長中含短，留下短）（長中含反，去掉反）（最簡與或式）吸收消去——運用運算法則化簡3、邏輯函數(shù)的化簡52(合并項)（長中含短，留下短）吸收消去(長中含反,去掉反)吸收消去(正負(fù)相對,余全完)DEF:冗余因子DEFG:冗余項（最簡與或式）5313.4.2組合邏輯電路分析

1、由給定的邏輯圖寫出邏輯關(guān)系表達(dá)式。分析步驟：2、用邏輯代數(shù)對邏輯代數(shù)進(jìn)行化簡。3、列出輸入輸出狀態(tài)表并得出結(jié)論。電路結(jié)構(gòu)輸入輸出之間的邏輯關(guān)系54例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式方法：從輸入端到輸出端，依次寫出各個門的邏輯式，最后寫出輸出變量Y的邏輯式。55例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式G1門：G2門：G3門：G4門：對邏輯式進(jìn)行化簡！56例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y21、由邏輯圖寫出邏輯式反演律！57例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表158例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表1159例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y22、由邏輯式列出邏輯狀態(tài)表11其余填“0”！0060例1：分析下圖的邏輯功能。

ABY&G1&G2&G3&G4XY1Y23、分析邏輯功能11結(jié)論：當(dāng)輸入A、B不同為“1”或“0”時，輸出為“1”；否則，輸出為“0”。 ——“異或”門電路00=161練習(xí)：分析下圖的邏輯功能。

&&&ABY1162真值表相同為“1”不同為“0”同或門=163在數(shù)字系統(tǒng)中，二進(jìn)制加法器是基本部件之一。二進(jìn)制加法器可以用門電路組成的組合邏輯電路來實現(xiàn)。§13.5加法器64§13.5加法器二進(jìn)制：有0123456789十個數(shù)碼：有0和1兩個數(shù)碼，與電路的兩個狀態(tài)（“1”態(tài)和“0”態(tài)）對應(yīng)。計數(shù)體制十進(jìn)制二進(jìn)制65§13.5加法器二進(jìn)制與十進(jìn)制的不同：1）擁有的數(shù)碼不同 十進(jìn)制：0、1、2、3、4、5、6、7、8、9 二進(jìn)制：0、12）進(jìn)位的規(guī)則不同 十進(jìn)制是“逢十進(jìn)一”：9+1=10 二進(jìn)制是“逢二進(jìn)一”：1+1=103）碼不同（從低位到高位） 十進(jìn)制：100、101、102、103、…… 二進(jìn)制：20、21、22、23、……二進(jìn)制66§13.5加法器二進(jìn)制與十進(jìn)制的相互轉(zhuǎn)換：1）二進(jìn)制轉(zhuǎn)換成十進(jìn)制2）十進(jìn)制轉(zhuǎn)換成二進(jìn)制二進(jìn)制67§13.5加法器二進(jìn)制與十進(jìn)制的相互轉(zhuǎn)換：55227……………….余1（20）132……………….余1（21）26……………….余1（22）23……………….余0（23）……………….余1（24）21……………….余1（25）二進(jìn)制68§13.5加法器！注意： 二進(jìn)制的加法運算同邏輯加法運算的含義 不同。前者是數(shù)的運算，而后者是邏輯運 算。二進(jìn)制加法：1+1=10邏輯加法：1+1=1二進(jìn)制69二進(jìn)制加法運算的基本規(guī)則：（1）逢二進(jìn)一。（2）最低位是兩個數(shù)最低位的相加，不需考慮進(jìn)位。（3）其余各位都是三個數(shù)相加，包括加數(shù)、被加數(shù)和低位送來的進(jìn)位。（4）任何位相加都產(chǎn)生兩個結(jié)果：本位和、向高位的進(jìn)位。70舉例：A=1011,B=1001,計算A+B10111001+01011001171§13.5加法器13.5.1半加器所謂“半加”，就是只求本位的和，暫不管低位送來的進(jìn)位數(shù)。進(jìn)位數(shù)(C)半加本位和數(shù)(S)A + B

半加和0 + 0 = 0 00 + 1 = 0 11 + 0 = 0 11 + 1 = 1 072§13.5加法器13.5.1半加器——用組合邏輯電路實現(xiàn)“半加”A B C S0 0 0 00 1 0 11 0 0 11 1 1 01、列出邏輯狀態(tài)表2、由邏輯狀態(tài)表寫出邏輯表達(dá)式73§13.5加法器13.5.1半加器——用組合邏輯電路實現(xiàn)“半加”3、由邏輯表達(dá)式畫出邏輯電路圖（多用“與非”門實現(xiàn)）A1&B1&&S&1C74§13.5加法器13.5.1半加器——用組合邏輯電路實現(xiàn)“半加”3、由邏輯表達(dá)式畫出邏輯電路圖A、B同為“1”或“0”時，S=0；否則，S=1?！爱惢颉遍T75§13.5加法器13.5.1半加器——用組合邏輯電路實現(xiàn)“半加”3、由邏輯表達(dá)式畫出邏輯電路圖ABS=1AB∑COSC進(jìn)位輸出C&76當(dāng)多位數(shù)相加時，半加器可用于最低位求和，并給出進(jìn)位數(shù)。第二位以上的相加則會有兩個待加數(shù)Ai和Bi，還有一個來自前面低位送來的進(jìn)位數(shù)Ci-1。這三個數(shù)相加，得出本位和數(shù)（全加和數(shù)）Si和進(jìn)位數(shù)Ci。這種相加就叫“全加”?！?3.5加法器13.5.1全加器10111001+010110011ABCS全加半加77§13.5加法器13.5.2全加器Ai、Bi：加數(shù)； Ci-1：低位的進(jìn)位；Si：本位和； Ci：進(jìn)位。78§13.5加法器13.5.2全加器分析：

Ai+Bi+

Ci-1

=(Ai+Bi)+

Ci-1相加：結(jié)論：全加器可用兩個半加器和一個“或”門組成。半加半加79§13.5加法器13.5.2全加器分析：

Ai+Bi+

Ci-1

=(Ai+Bi)+

Ci-1相加：結(jié)論：全加器可用兩個半加器和一個“或”門組成。半加半加邏輯圖AiBi∑CO∑

COCi-1≥180§13.5加法器13.5.2全加器分析：

Ai+Bi+

Ci-1

=(Ai+Bi)+

Ci-1相加：半加半加邏輯圖AiBi∑CO∑

COCi-1≥1圖形符號AiBi∑COSiCiCi-1CI81§13.5加法器13.5.2全加器A0B0∑CIS0C0COA1B1∑CIS1C1COA2B2∑CIS2C2COA3B3∑CIS3C3CO例：用4個全加器組成一個邏輯電路來實現(xiàn)兩個四位數(shù)的二進(jìn)制的加法運算。(1101)2+(1011)21101101110101011計算結(jié)果：1101+1011=1100082§13.5加法器13.5.2全加器說明： 這種全加器的任意一位的加法運算，都必須等到低位加法完成送來進(jìn)位時才能進(jìn)行。這種進(jìn)位方式稱為串行進(jìn)位。 串行加法器的缺點是運算速度慢，但電路比較簡單，因此在對運算速度要求不高的設(shè)備中仍比較多用。83§13.6編碼器在數(shù)字電路中，所謂編碼，就是把若干個0和1按一定規(guī)律編排起來組成不同的代碼（二進(jìn)制數(shù)）來表示某一對象或信號的過程。一位二進(jìn)制代碼有0和1兩種，可以表示兩個信號；兩位二進(jìn)制代碼有00、01、10和11四種，可以表示四種信號；以此類推，n位二進(jìn)制代碼就有2n個組合，可以表示2n個信號。84§13.6編碼器二—十進(jìn)制編碼器是將十進(jìn)制的十個數(shù)碼0，1，2，3，4，5，6，7，8，9編成二進(jìn)制代碼的電路。輸入的是0~9十個數(shù)碼，輸出的是對應(yīng)的二進(jìn)制代碼（BCD碼）。13.6.1二—十進(jìn)制編碼器85§13.6編碼器13.6.1二—十進(jìn)制編碼器1、確定二進(jìn)制代碼的位數(shù)因為輸入有十個代碼，所以應(yīng)用4位二進(jìn)制代碼輸出（2n≥10，n=4）。這種編碼器通常稱為10/4線編碼器。862、列編碼表四位二進(jìn)制代碼共有十六種狀態(tài)組合，其中任何十種狀態(tài)都可表示0~9十個數(shù)。最常用的是8421編碼方式。在四位二進(jìn)制代碼的十六種狀態(tài)中取出前面的十種狀態(tài)，表示0-9十個數(shù)碼輸入輸出十進(jìn)制數(shù)Y3Y2Y1Y00（I0）1

（I1）2

（I2）3

（I3）4（I4）5

（I5）6（I6）7（I7）8（I8）9（I9）0000000100100011010001010110011110001001§13.6編碼器13.6.1二—十進(jìn)制編碼器87輸入輸出十進(jìn)制數(shù)Y3Y2Y1Y00（I0）1

（I1）2

（I2）3

（I3）4（I4）5

（I5）6（I6）7（I7）8（I8）9（I9）00000001001000110100010101100111100010013、由編碼表寫出邏輯式§13.6編碼器13.6.1二—十進(jìn)制編碼器884、由邏輯式畫出邏輯圖＆Y2＆Y11I71I61I51I41I31I21I11I81I9987654321＆Y3＆Y0§13.6編碼器13.6.1二—十進(jìn)制編碼器89舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y012345678990舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y012345678991舉例：分析如下組合邏輯電路的功能1＆＆＆8421編碼器ABCD11Y0123456789輸出輸入Y

D

C

B

A01010101010000000100100011010001010110011110001001奇數(shù)校驗器92§13.7譯碼器和數(shù)字顯示譯碼和編碼的過程相反。編碼是指將某種信號或十進(jìn)制數(shù)（輸入）編成二進(jìn)制代碼（輸出）；譯碼是將二進(jìn)制代碼（輸入）按其編碼時的原意譯成對應(yīng)的信號或十進(jìn)制數(shù)碼（輸出）。93§13.7譯碼器和數(shù)字顯示13.7.2二—十進(jìn)制顯示譯碼器二-十進(jìn)制編碼顯示譯碼器顯示器件在數(shù)字系統(tǒng)中，常常需要將運算結(jié)果用人們習(xí)慣的十進(jìn)制顯示出來，這就要用到顯示譯碼器。94顯示器件：常用的是七段顯示器件abcdefg95abcdfgabcdefg111111001100001101101e顯示器件：常用的是七段顯示器件96abcdfge邏輯功能表十進(jìn)制數(shù)輸入輸出

A3A2A1A0

abcdefg01234567890000000100