數(shù)字集成電路設(shè)計(jì)流程孟李林課件

數(shù)字集成電路

設(shè)計(jì)流程一、集成電路設(shè)計(jì)介紹

什么是集成電路？(相對分立器件組成的電路而言)把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。什么是集成電路設(shè)計(jì)？根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。1.1集成電路的發(fā)展歷程

@1947年12月Bell實(shí)驗(yàn)室肖克萊、巴丁、布拉頓發(fā)明了第一只點(diǎn)接觸金鍺晶體管，1950年肖克萊、斯帕克斯、迪爾發(fā)明單晶鍺NPN結(jié)型晶體管。

@52年5月英國皇家研究所的達(dá)默提出集成電路的設(shè)想。

@58年德克薩斯儀器公司基爾比為首的小組研制出第一塊由12個(gè)器件組成的相移振蕩和觸發(fā)器集成電路。

這就是世界上最早的集成電路，也就是現(xiàn)代集成電路的雛形或先驅(qū)。表1-1集成電路不同發(fā)展階段的特征參數(shù)主要特征主要特征SSIMSILSIVLSIULSIGSL元件數(shù)/片<102

102-103103-105105-107107-109>109特征線寬μm5-103-51-3<10.3-0.5.12-0.18氧化層厚nm>120>100>40>1510-15

結(jié)深μm

1.2-20.5-1.20.2-0.50.1-0.2

硅片直徑inch22-3

4-568121.2集成電路的分類

可以按器件結(jié)構(gòu)類型、集成電路規(guī)模、使用基片材料、電路功能以及應(yīng)用領(lǐng)域等方法劃分。雙極型TTLECLNMOS

單片ICMOS型PMOS CMOS BiCMOS按結(jié)構(gòu)分類

BiMOSBiCMOS

混合IC厚膜混合IC

薄膜混合IC按規(guī)模分類SSI/MSI/LSI/VLSI/ULSI/GSI

組合邏輯電路數(shù)字電路時(shí)序邏輯電路

按功能分類模擬電路線性電路非線性電路數(shù)?；旌想娐?/p>

設(shè)計(jì)的基本過程（舉例）功能設(shè)計(jì)邏輯和電路設(shè)計(jì)設(shè)計(jì)驗(yàn)證版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版和工藝流片可以得到所需的集成電路。設(shè)計(jì)與制備之間的接口：版圖集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)芯片檢測單晶、外延材料掩膜版芯片制造過程封裝測試系統(tǒng)需求

1.3IC的設(shè)計(jì)手段

一、設(shè)計(jì)手段的演變過程

IC的設(shè)計(jì)方法和手段經(jīng)歷了幾十年的發(fā)展演變，從最初的全手工設(shè)計(jì)發(fā)展到現(xiàn)在先進(jìn)的可以全自動實(shí)現(xiàn)的過程。這也是近幾十年來科學(xué)技術(shù)，尤其是電子信息技術(shù)發(fā)展的結(jié)果。從設(shè)計(jì)手段演變的過程劃分，設(shè)計(jì)手段經(jīng)歷了手工設(shè)計(jì)、計(jì)算機(jī)輔助設(shè)計(jì)（ICCAD）、電子設(shè)計(jì)自動化EDA、電子系統(tǒng)設(shè)計(jì)自動化ESDA以及用戶現(xiàn)場可編程器階段。

2．計(jì)算機(jī)輔助設(shè)計(jì)：

從70年代初開始，起初僅僅能夠用個(gè)人計(jì)算機(jī)輔助輸入原理圖，接著出現(xiàn)SPICE電路模擬軟件，逐漸開始ICCAD的發(fā)展，后來越來越多的計(jì)算機(jī)輔助設(shè)計(jì)軟件，越來越強(qiáng)的計(jì)算機(jī)輔助設(shè)計(jì)功能，不但提供了先進(jìn)的設(shè)計(jì)方法和手段，更推動ICCAD技術(shù)向自動化設(shè)計(jì)發(fā)展。初期的ICCAD功能較少，只能對某些功能進(jìn)行輔助設(shè)計(jì)，現(xiàn)在利用計(jì)算機(jī)輔助設(shè)計(jì)可以實(shí)現(xiàn)的功能大致包括：電路或系統(tǒng)設(shè)計(jì)，邏輯設(shè)計(jì)，邏輯、時(shí)序、電路模擬，版圖設(shè)計(jì)，版圖編輯，反向提取，規(guī)則檢查等等。

3．用計(jì)算機(jī)輔助工程CAE的電子設(shè)計(jì)自動化EDA：

CEA配備了成套IC設(shè)計(jì)軟件，為IC設(shè)計(jì)提供了完備、統(tǒng)一、高效的工作平臺。使利用EDA設(shè)計(jì)LSI和VLSI成為可能。ICCAD和EDA以及半導(dǎo)體集成電路技術(shù)的發(fā)展使IC設(shè)計(jì)發(fā)生兩個(gè)質(zhì)的飛躍：

（1）版圖設(shè)計(jì)方面：除了傳統(tǒng)的人機(jī)交互式方法對全定制版圖進(jìn)行編輯、繪圖外，定制，半定制設(shè)計(jì)思想的確立使自動半自動布局成為可能。

（2）邏輯設(shè)計(jì)方面：邏輯綜合軟件的開發(fā)，使系統(tǒng)設(shè)計(jì)者只要用硬件描述語言（如VHDL語言）給出系統(tǒng)行為級的功能描述，就可以由計(jì)算機(jī)邏輯綜合軟件處理，得到邏輯電路圖或網(wǎng)表，優(yōu)化了邏輯設(shè)計(jì)結(jié)果。

EDA設(shè)計(jì)流程：系統(tǒng)設(shè)計(jì)，功能模擬，邏輯綜合，時(shí)序模擬，版圖綜合，后模擬。

4．電子系統(tǒng)設(shè)計(jì)自動化ESDA

ESDA的目的是為設(shè)計(jì)人員提供進(jìn)行系統(tǒng)級設(shè)計(jì)的分析手段，進(jìn)而完成系統(tǒng)級自動化設(shè)計(jì)，最終實(shí)現(xiàn)SOC芯片系統(tǒng)。但ESDA仍處于發(fā)展和完善階段，尚需解決建立系統(tǒng)級仿真庫和實(shí)現(xiàn)不同仿真工具的協(xié)同模擬。利用ESDA工具完成功能分析后，再用行為級綜合工具將其自動轉(zhuǎn)化成可綜合的寄存器級RTL的HDL描述，最后就可以由EDA工具實(shí)現(xiàn)最終的芯片設(shè)計(jì)。

ESDA的流程：系統(tǒng)設(shè)計(jì)，行為級模擬，功能模擬，邏輯綜合，時(shí)序模擬，版圖綜合，后模擬。然后由生產(chǎn)廠家制版，流片，成品。

1.4ASIC設(shè)計(jì)方法：

集成電路制作在只有幾百微米厚的原形硅片上，每個(gè)硅片可以容納數(shù)百甚至成千上萬個(gè)管芯。集成電路中的晶體管和連線視其復(fù)雜程度可以由許多層構(gòu)成，目前最復(fù)雜的工藝大約由6層位于硅片內(nèi)部的擴(kuò)散層或離子注入層，以及6層位于硅片表面的連線層組成。就設(shè)計(jì)方法而言，設(shè)計(jì)集成電路的方法可以分為全定制、半定制和可編程IC設(shè)計(jì)三種方式。

1.4.1．全定制設(shè)計(jì)簡述

全定制ASIC是利用集成電路的最基本設(shè)計(jì)方法（不使用現(xiàn)有庫單元），對集成電路中所有的元器件進(jìn)行精工細(xì)作的設(shè)計(jì)方法。全定制設(shè)計(jì)可以實(shí)現(xiàn)最小面積，最佳布線布局、最優(yōu)功耗速度積，得到最好的電特性。該方法尤其適宜于模擬電路，數(shù)?；旌想娐芬约皩λ俣?、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現(xiàn)成元件庫的場合。

特點(diǎn)：精工細(xì)作，設(shè)計(jì)要求高、周期長，設(shè)計(jì)成本昂貴。 由于單元庫和功能模塊電路越加成熟，全定制設(shè)計(jì)的方法漸漸被半定制方法所取代。在現(xiàn)在的IC設(shè)計(jì)中，整個(gè)電路均采用全定制設(shè)計(jì)的現(xiàn)象越來越少。

全定制設(shè)計(jì)要求：全定制設(shè)計(jì)要考慮工藝條件，根據(jù)電路的復(fù)雜和難度決定器件工藝類型、布線層數(shù)、材料參數(shù)、工藝方法、極限參數(shù)、成品率等因素。

※需要經(jīng)驗(yàn)和技巧，掌握各種設(shè)計(jì)規(guī)則和方法,一般由專業(yè)微電子IC設(shè)計(jì)人員完成；※常規(guī)設(shè)計(jì)可以借鑒以往的設(shè)計(jì)，部分器件需要根據(jù)電特性單獨(dú)設(shè)計(jì)；※布局、布線、排版組合等均需要反覆斟酌調(diào)整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設(shè)計(jì)原則設(shè)計(jì)版圖?！鎴D設(shè)計(jì)與工藝相關(guān)，要充分了解工藝規(guī)范，根據(jù)工藝參數(shù)和工藝要求合理設(shè)計(jì)版圖和工藝。

1.4.3基于標(biāo)準(zhǔn)單元的設(shè)計(jì)方法

該方法采用預(yù)先設(shè)計(jì)好的稱為標(biāo)準(zhǔn)單元的邏輯單元，如門電路、多路開關(guān)、觸發(fā)器、時(shí)鐘發(fā)生器等，將它們按照某種特定的規(guī)則排列成陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。單元庫中所有的標(biāo)準(zhǔn)單元均采用定制方法預(yù)先設(shè)計(jì)，如同搭積木或砌墻一樣拼接起來，通常按照等高不等寬的原則排列，留出寬度可調(diào)的布線通道。

CBIC的主要優(yōu)、缺點(diǎn)：※用預(yù)先設(shè)計(jì)、預(yù)先測試、預(yù)定特性的標(biāo)準(zhǔn)單元庫，省時(shí)、省錢、少風(fēng)險(xiǎn)地完成ASIC設(shè)計(jì)任務(wù)?！O(shè)計(jì)人員只需確定標(biāo)準(zhǔn)單元的布局以及CBIC中的互連。※

標(biāo)準(zhǔn)單元可以置放于芯片的任何位置。※

所有掩膜層是定制的；※

可內(nèi)嵌定制的功能單元；※

制造周期較短，開發(fā)成本不是太高。

※

需要花錢購買或自己設(shè)計(jì)標(biāo)準(zhǔn)單元庫；※

要花較多的時(shí)間進(jìn)行掩膜層的互連設(shè)計(jì)。具有一個(gè)標(biāo)準(zhǔn)單元區(qū)與4個(gè)固定功能塊的基于單元的ASIC示意圖見圖1.2。圖1.3標(biāo)準(zhǔn)單元的版圖結(jié)構(gòu)1.4.4基于門陣列的ASIC

門陣列是將晶體管作為最小單元重復(fù)排列組成基本陣列，做成半導(dǎo)體門陣列母片或基片，然后根據(jù)電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。用門陣列設(shè)計(jì)的ASIC中，只有上面幾層用作晶體管互連的金屬層由設(shè)計(jì)人員用全定制掩膜方法確定，這類門陣列稱為掩膜式門陣列MGA（maskedgatearray）。

門陣列中的邏輯單元稱為宏單元，其中每個(gè)邏輯單元的基本單元版圖相同，只有單元內(nèi)以及單元之間的互連是定制的?？蛻粼O(shè)計(jì)人員可以從門陣列單元庫中選擇預(yù)先設(shè)計(jì)和預(yù)定特性邏輯單元或宏單元，進(jìn)行定制的互連設(shè)計(jì)。門陣列主要適合于開發(fā)周期短，低開發(fā)成本的小批量數(shù)字電路設(shè)計(jì)。

1.4.5.可編程ASIC

可編程邏輯器件（PLD，programablelogicdevice）是一類標(biāo)準(zhǔn)的通用IC，對這類器件編程也可以實(shí)現(xiàn)ASIC功能?？删幊踢壿嬈骷奶攸c(diǎn)是：

※

無定制掩膜層或邏輯單元※

設(shè)計(jì)周期短※

單獨(dú)的大塊可編程互連※

由可編程陣列邏輯，觸發(fā)器或鎖存器組成邏輯宏單元矩陣。適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適合于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用EDA工具進(jìn)行ASIC設(shè)計(jì)。

常用可編程器件類型：

※各類可編程只讀存儲器PROM（programableread-onlymemory）；※通用陣列邏輯GAL（genericarraylogic）※可編程邏輯陣列PLA（programablelogicarray）,由固定“或”陣列和可編程“與”陣列組成，熔絲型?！删幊剃嚵羞壿婸AL（programablearraylogic）,由固定“與”陣列和可編程“或”陣列組成，有熔絲型和可擦寫。※可編程邏輯器件PLD（programablelogicdevice）和復(fù)雜的可編程邏輯器件CPLD。適合于短開發(fā)周期，有一定復(fù)雜性和電路規(guī)模的數(shù)字電路設(shè)計(jì)。尤其適合于從事電子系統(tǒng)設(shè)計(jì)的工程人員利用EDA工具進(jìn)行ASIC設(shè)計(jì)。

1.4.6現(xiàn)場可編程門陣列FPGA

FPGA比PLD更大、更復(fù)雜，并具有現(xiàn)場可編程特性。其基本特點(diǎn)：※

無定制掩膜層※

基本邏輯單元和互連采用編程的方法實(shí)現(xiàn)※

核心電路是規(guī)則的可編程基本邏輯單元陣列，可以實(shí)現(xiàn)組合邏輯和時(shí)序邏輯※

基本邏輯單元被可編程互連矩陣包圍※

可編程I/O單元圍繞著核心電路※設(shè)計(jì)的ASIC一般都有冗余問題※設(shè)計(jì)周期很短，但單片電路價(jià)格較高

FPGA具有不同容量的系列產(chǎn)品，容量有萬門級、十萬門級、百萬門級等多種。FPGA的轉(zhuǎn)換

FPGA轉(zhuǎn)換到門陣列，降低價(jià)錢網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映射時(shí)序一致性門陣列芯片的可測性（FPGA母片經(jīng)過廠家嚴(yán)格測試）管腳的兼容性多片F(xiàn)PGA向單片門陣列轉(zhuǎn)換兼容設(shè)計(jì)方法不同的設(shè)計(jì)方法有各自的優(yōu)勢，如果把它們優(yōu)化組合起來，則有望設(shè)計(jì)出性能良好的電路。以微處理器為例數(shù)據(jù)邏輯：位片式或陣列結(jié)構(gòu)網(wǎng)絡(luò)，圖形重復(fù)多：BBL方法，ALU、移位器、寄存器等作為單元進(jìn)行人工全定制設(shè)計(jì)隨機(jī)控制邏輯：差別較大，SC或PLA方法實(shí)現(xiàn)存儲器：ROM或RAM實(shí)現(xiàn)

1.5設(shè)計(jì)流程圖例

ASIC設(shè)計(jì)流程是指從電路輸入到完成版圖設(shè)計(jì)直到完成后仿真的整個(gè)過程：1.設(shè)計(jì)輸入－－采用硬件描述語言（HDL）或電路圖的輸入方式輸入電路原理圖；2.邏輯綜合－－采用HDL和邏輯綜合工具產(chǎn)生網(wǎng)表，說明各邏輯單元的連接關(guān)系。3.系統(tǒng)劃分－－將大系統(tǒng)劃分成若干個(gè)ASIC模塊。4.布圖前仿真－－檢查設(shè)計(jì)功能是否正確。5.布圖規(guī)則－－在芯片上排列網(wǎng)表的模塊。6.布局－－決定模塊中單元的位置。7.布線－－單元與模塊之間連線。8.提取－－確定互連的電阻和電容。9.布圖后仿真－－檢查加上互連線負(fù)載后的電路設(shè)計(jì)效果。

1.6ASIC成本評述

IC設(shè)計(jì)需要根據(jù)電路功能和性能要求，選擇電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則，盡量減小芯片面積、降低設(shè)計(jì)成本、縮短設(shè)計(jì)周期，最終設(shè)計(jì)出正確、合理的掩膜版圖，通過制版和工藝流片得到所需的集成電路。從經(jīng)濟(jì)學(xué)的角度看，ASIC的設(shè)計(jì)要求是在盡可能短的設(shè)計(jì)周期內(nèi)，以最低的設(shè)計(jì)成本獲得成功的ASIC產(chǎn)品。但是，由于ASIC的設(shè)計(jì)方法不同，其設(shè)計(jì)成本也不同。

全定制設(shè)計(jì)周期最長，設(shè)計(jì)成本貴，設(shè)計(jì)費(fèi)用最高，適合于批量很大或者對產(chǎn)品成本不計(jì)較的場合。

半定制的設(shè)計(jì)成本低于全定制，但高于可編程ASIC，適合于有較大批量的ASIC設(shè)計(jì)。

用FPGA設(shè)計(jì)ASIC的設(shè)計(jì)成本最低，但芯片價(jià)格最高，適合于小批量ASIC產(chǎn)品?，F(xiàn)在的大部分ASIC設(shè)計(jì)都是以半定制和FPGA形式完成的，所以我們僅就具有可比性的FPGA、MGA和CBIC的設(shè)計(jì)成本進(jìn)行比較、分析。

1.6.1ASIC工藝成本比較半定制和FPGA可編程ASIC設(shè)計(jì)的元件成本比較：

CBIC元件成本<MGA<FPGA

按照一般的工藝規(guī)則，實(shí)現(xiàn)相同功能的FPGA的每門價(jià)格一般是MGA和CBIC價(jià)格的2－5倍。但是半定制ASIC必須以數(shù)量取勝，否者，其設(shè)計(jì)成本要遠(yuǎn)遠(yuǎn)大于FPGA的設(shè)計(jì)成本。ASIC設(shè)計(jì)生產(chǎn)不單單要考慮元件成本，ASIC元件的批量大小、生產(chǎn)周期的長短，產(chǎn)品利潤、產(chǎn)品壽命等等因素，也是決定采取哪種設(shè)計(jì)方法、生產(chǎn)工藝和成本限制的重要因素。

1.6.2產(chǎn)品成本

任何產(chǎn)品的總成本可以分成固定成本和可變成本：

總成本＝產(chǎn)品固定成本＋產(chǎn)品可變成本×售出量

固定成本與銷售量無關(guān)，但分?jǐn)偟矫總€(gè)售出產(chǎn)品的固定成本隨銷售量的增長而下降。

CBIC需要進(jìn)行版圖設(shè)計(jì)和流片，其固定成本較高，但一般批量較大，由于采取無冗余設(shè)計(jì)，芯片利用率高，攤到每個(gè)元件的成本較低；

MGA只要進(jìn)行掩膜互連設(shè)計(jì)和流片，有一定批量，但芯片利用率不高，存在一定的冗余，固定成本居中，每個(gè)產(chǎn)品的成本也居中；

FPGA不需掩膜工藝，固定成本最低，但批量小，攤到每個(gè)元件的成本最高。

由于MGA和CBIC的固定成本比較高，當(dāng)銷售量比較低時(shí)，MGA和CBIC的成本比FPGA高；當(dāng)其數(shù)量增加到盈虧平衡點(diǎn)時(shí)，兩者的成本相等。FPGA和MGA之間的盈虧平衡點(diǎn)的元件數(shù)量大約是2000個(gè)，F(xiàn)PGA和CBIC之間達(dá)到盈虧平衡點(diǎn)的元件數(shù)約是4000個(gè)，MGA和CBIC之間盈虧平衡點(diǎn)所需的時(shí)間約為20000個(gè)。

FPGA、MGA、CBIC之間的盈虧平衡點(diǎn)以及元件成本見圖1.11。

1.6.3ASIC固定成本

ASIC固定成本包括工程師培訓(xùn)費(fèi)和設(shè)計(jì)費(fèi)（包括硬件、軟件、電路設(shè)計(jì)、可測性設(shè)計(jì)、掩膜、仿真、測試程序）等。

FPGA的固定成本最低：通常利用比較簡單的EDA工具和FPGA系統(tǒng)仿真軟件等，就可以由設(shè)計(jì)人員在普通計(jì)算機(jī)工作機(jī)房完成最終ASIC產(chǎn)品。用MGA和CBIC方法實(shí)現(xiàn)的ASIC，除了需要一整套比較昂貴的EDA系統(tǒng)和仿真軟件外，設(shè)計(jì)人員還要完成較復(fù)雜的系統(tǒng)設(shè)計(jì)、仿真、測試等工作，還要支付一次性工程費(fèi)用NRE。需要支付掩膜成本、芯片生產(chǎn)、測試、封裝等費(fèi)用。其設(shè)計(jì)難度、周期、成本均大于FPGA。

MGA和CBIC方式ASIC設(shè)計(jì)周期基本上可以界定為從著手設(shè)計(jì)到完成ASIC版圖設(shè)計(jì)和后模擬的過程。而掩膜ASIC產(chǎn)品周期還應(yīng)包括流片、測試、封裝的過程。因此，除了設(shè)計(jì)周期較長外，值得一提的是，MGA和CBIC的工藝還存在一次流片失敗的風(fēng)險(xiǎn)。長的生產(chǎn)周期和流片風(fēng)險(xiǎn)對生產(chǎn)商的利潤有巨大影響。圖1.13給出利潤的模型，說明設(shè)計(jì)周期延長對產(chǎn)品利潤的影響。若產(chǎn)品的總銷售額為6000萬美元，若發(fā)生3個(gè)月延期，銷售總額會降至2500萬美元，收入損失3500萬美元。

1.6.4ASIC可變成本

ASIC的可變成本主要由流片時(shí)的工藝、材料費(fèi)用、合格率等因素決定。材料費(fèi)用與硅圓片直徑、成本、芯片面積、集成度、成品率等多種因素有關(guān)。實(shí)際上，可變成本回隨著時(shí)間和外界條件而變。按照摩爾的預(yù)測模型，芯片中晶體管數(shù)目每隔18隔月翻1倍。書中圖表1.14給出采用不同設(shè)計(jì)方法時(shí)，元件可變成本的電子數(shù)據(jù)表參考值。

隨著圓片尺寸不斷增大，圓片加工成本、設(shè)備成本、維護(hù)運(yùn)行成本都會發(fā)生變化。最小線寬、集成度、布線層數(shù)、工藝水平等的發(fā)展，會對合格率、加工費(fèi)用等決定元件成本的諸多因素產(chǎn)生影響。所以可變成本會隨著時(shí)間、工藝、成品率、經(jīng)濟(jì)形勢、ASIC尺寸和復(fù)雜程度而變。對于任何新的工藝技術(shù)，一年后每門的價(jià)格下降40％，兩年后下降30％。對于線寬，85年為2微米，87年1.5微米，89年為1微米，91－93年為0.8-0.6微米，96－97年為0.5-0.35微米，98－00年為0.25-0.18微米，目前工藝水平為0.13微米。圖1.15給出每門價(jià)格以30％左右的水平下降的趨勢。1.7ASIC單元庫的來源

對于可編程ASIC，F(xiàn)PGA公司以成套設(shè)計(jì)工具形式提供幾千美元的一套的邏輯單元庫。對于MGA和CBIC，可以有3種選擇：ASIC供應(yīng)商提供單元庫；從第三方供應(yīng)商處購買；自己建立自己的單元庫。無論采用哪種方式，ASIC單元庫的每個(gè)單元必須包括：物理版圖、行為級模型、Verilog/VHDL模型、詳細(xì)時(shí)序模型、測試策略、電路原理圖、單元符號、連線負(fù)載模型、布線模型。對于MGA和CBIC單元庫，都需要完成單元設(shè)計(jì)和單元版圖。

二、主要內(nèi)容描述2.1IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述2.2設(shè)計(jì)流程2.1設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)(與分立電路相比)對設(shè)計(jì)正確性提出更為嚴(yán)格的要求測試問題版圖設(shè)計(jì)：布局布線分層分級設(shè)計(jì)(Hierarchicaldesign)和模塊化設(shè)計(jì)

高度復(fù)雜電路系統(tǒng)的要求什么是分層分級設(shè)計(jì)？將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級別，這個(gè)級別可以再分解到復(fù)雜性更低的設(shè)計(jì)級別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級設(shè)計(jì)出的單元逐級組織起復(fù)雜的系統(tǒng)。一般來說，級別越高，抽象程度越高；級別越低，細(xì)節(jié)越具體從層次和域表示分層分級設(shè)計(jì)思想域：行為域：集成電路的功能結(jié)構(gòu)域：集成電路的邏輯和電路組成物理域：集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)層次：系統(tǒng)級、算法級、寄存器傳輸級(也稱RTL級)、邏輯級與電路級系統(tǒng)級行為、性能描述CPU、存儲器、控制器等芯片、電路板、子系統(tǒng)算法級I/O算法硬件模塊、數(shù)據(jù)結(jié)構(gòu)部件間的物理連接RTL級狀態(tài)表ALU、寄存器、MUX微存儲器芯片、宏單元邏輯級布爾方程門、觸發(fā)器單元布圖電路級微分方程晶體管、電阻、電容管子布圖層次行為域結(jié)構(gòu)域物理域設(shè)計(jì)信息描述

分類內(nèi)容語言描述(如VHDL語言、Verilog語言等)功能描述與邏輯描述功能設(shè)計(jì)功能圖邏輯設(shè)計(jì)邏輯圖電路設(shè)計(jì)電路圖設(shè)計(jì)圖版圖設(shè)計(jì)符號式版圖,版圖舉例：x=a’b+ab’；CMOS與非門；CMOS反相器版圖什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)2.2設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）

系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)

硅編譯器

siliconcompiler

(算法級、RTL級向下） 門陣列、標(biāo)準(zhǔn)單元陣列等邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)性能和功能描述邏輯和電路編譯器幾何版圖描述版圖編譯器制版及流片統(tǒng)一數(shù)據(jù)庫典型的實(shí)際設(shè)計(jì)流程需要較多的人工干預(yù)某些設(shè)計(jì)階段無自動設(shè)計(jì)軟件，通過模擬分析軟件來完成設(shè)計(jì)各級設(shè)計(jì)需要驗(yàn)證典型的實(shí)際設(shè)計(jì)流程1、系統(tǒng)功能設(shè)計(jì)目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求過程：功能塊劃分，RTL級描述，行為仿真

功能塊劃分

RTL級描述（RTL級VHDL、Verilog)

RTL級行為仿真：總體功能和時(shí)序是否正確功能塊劃分原則：既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級別

算法級：包含算法級綜合：將算法級描述轉(zhuǎn)換到

RTL級描述綜合：通過附加一定的約束條件從高一級設(shè)計(jì)層次直接轉(zhuǎn)換到低一級設(shè)計(jì)層次的過程邏輯級：較小規(guī)模電路實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)輸出：語言或功能圖軟件支持：多目標(biāo)多約束條件優(yōu)化問題無自動設(shè)計(jì)軟件仿真軟件：VHDL仿真器、Verilog仿真器實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)過程：A.數(shù)字電路：RTL級描述 邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行邏輯模擬

電路實(shí)現(xiàn)（包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫完成；沒有單元庫支持：對各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫單元庫：一組單元電路的集合經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。元件門元胞宏單元(功能塊)基于單元庫的描述：層次描述單元庫可由廠家提供，可由用戶自行建立

B.模擬電路：尚無良好的綜合軟件

RTL級仿真通過后，根據(jù)設(shè)計(jì)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)原理圖輸入電路模擬與驗(yàn)證模擬單元庫邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件(EDA軟件系統(tǒng)中已集成)實(shí)際設(shè)計(jì)流程3.版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖，IC設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與所采用的制備工藝緊密相關(guān)版圖設(shè)計(jì)過程：由底向上過程主要是布局布線過程

布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級別高一些的，是分配較低級別功能塊的位置，使芯片面積盡量小。

布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。版圖設(shè)計(jì)過程大多數(shù)基于單元庫實(shí)現(xiàn)（1）軟件自動轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（floorplanning)工具布局布線工具（place&route）布圖規(guī)劃：在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，人工布局布線（由底向上：小功能塊到大功能塊）單元庫中基本單元較小的功能塊總體版圖版圖檢查與驗(yàn)證布局布線布局布線較大的功能塊布局布線布圖規(guī)劃人工版圖設(shè)計(jì)典型過程版圖驗(yàn)證與檢查

DRC：幾何設(shè)計(jì)規(guī)則檢查

ERC：電學(xué)規(guī)則檢查

LVS：網(wǎng)表一致性檢查

POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級網(wǎng)表，進(jìn)行開關(guān)級邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等)，產(chǎn)生測試向量軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交互式布局布線、自動布局布線以及版圖檢查和驗(yàn)證

設(shè)計(jì)規(guī)則

IC設(shè)計(jì)與工藝制備之間的接口制定目的：使芯片尺寸在盡可能小的前提下，避免線條寬度的偏差和不同層版套準(zhǔn)偏差可能帶來的問題，盡可能地提高電路制備的成品率什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對準(zhǔn)容差等)和成品率要求，給出的一組同一工藝層及不同工藝層之間幾何尺寸的限制，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。設(shè)計(jì)規(guī)則的表示方法以為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為的倍數(shù)。與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸舉例：以微米為單位：每個(gè)尺寸之間沒有必然的比例關(guān)系，提高每一尺寸的合理度；簡化度不高舉例：總體要求系統(tǒng)功能設(shè)計(jì)寄存器傳輸級描述寄存器傳輸級模擬與驗(yàn)證子系統(tǒng)/功能塊綜合門級邏輯網(wǎng)表邏輯模擬與驗(yàn)證電路模擬與驗(yàn)證版圖生成邏輯圖電路圖最終版圖數(shù)據(jù)與測試向量制版與工藝流片計(jì)算機(jī)輔助測試(ICCAT)生產(chǎn)定型工藝模擬版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查網(wǎng)表一致性檢查和后仿真

IC設(shè)計(jì)流程視具體系統(tǒng)而定隨著ICCAD系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì)

SoC:IP（IntelligentProprietary）庫(優(yōu)化設(shè)計(jì))軟核：行為級描述firmIP:門級

hardIP:版圖級，

D/AA/DDRAM，優(yōu)化的深亞微米電路等

IC設(shè)計(jì)與電路制備相對獨(dú)立的新模式

Foundry的出現(xiàn)三、可測性設(shè)計(jì)技術(shù)什么是集成電路測試？對制造出的電路進(jìn)行功能和性能檢測，檢測并定位出電路的故障，用盡可能短的時(shí)間挑選出合格芯片。集成電路測試的特殊性什么是可測性設(shè)計(jì)？在盡可能少地增加附加引線腳和附加電路，并使芯片性能損失最小的情況下，滿足電路可控制性和可觀察性的要求可控制：從輸入端將芯片內(nèi)部邏輯電路置于指定狀態(tài)可觀察：直接或間接地從外部觀察內(nèi)部電路的狀態(tài)結(jié)構(gòu)式測試技術(shù)掃描途徑測試概念：將時(shí)序元件和組合電路隔離開，解決時(shí)序電路測試?yán)щy的問題。將芯片中的時(shí)序元件(如觸發(fā)器、寄存器等)連接成一個(gè)或數(shù)個(gè)移位寄存器(即掃描途徑)，在組合電路和時(shí)序元件之間增加隔離開關(guān)，并用專門信號控制芯片工作于正常工作模式或測試模式。當(dāng)芯片處于正常模式時(shí)，組合電路的反饋輸出作為時(shí)序元件的輸入，移位寄存器不工作；當(dāng)芯片處于測試模式時(shí)，組合電路的反饋輸出與時(shí)序元件的連接斷開，可以從掃描輸入端向時(shí)序元件輸入信號，并可以將時(shí)序元件的輸出移出進(jìn)行觀察

1.測試模式，掃描途徑是否正確；2.測試序列移入移位寄存器，穩(wěn)定后組合電路輸入，與反饋輸入一起通過組合邏輯，觀察組合邏輯的輸出，與期望值比較；3.正常工作模式，組合電路的反饋輸出送入時(shí)序元件；將電路轉(zhuǎn)為測試模式把時(shí)序元件中的內(nèi)容移出，也與期望值比較，與上述組合邏輯的輸出一起用來檢查芯片的功能測試序列用確定性算法自動生成掃描途徑測試技術(shù)存在的問題需要增加控制電路數(shù)量和外部引腳，需要將分散的時(shí)序元件連在一起，導(dǎo)致芯片面積增加和速度降低；串行輸出結(jié)果，測試時(shí)間較長。特征量分析測試技術(shù)內(nèi)建測試技術(shù)，在芯片內(nèi)部設(shè)計(jì)了“測試設(shè)備”來檢測芯片的功能，避免了數(shù)據(jù)需要串行傳輸?shù)酵獠吭O(shè)備的問題概念：把對應(yīng)輸入信號的各節(jié)點(diǎn)響應(yīng)序列壓縮，提取出相應(yīng)的特征量，保存在寄存器中，只需比較實(shí)測響應(yīng)序列和正常序列的特征量，可以減少計(jì)算機(jī)內(nèi)存，提高測試速度增加的芯片面積不多，但故障檢測和診斷的有效率不高自測試技術(shù)在芯片內(nèi)部建立自測試結(jié)構(gòu)電路，不需要外部激勵(lì)。常見的自測試結(jié)構(gòu)包括表決電路、錯(cuò)誤檢測與校正碼技術(shù)等四、ASIC