VLSI電路與系統(tǒng)CHAP5P1資料

第五章數(shù)字ASIC設(shè)計特點

5.1信號的分類靜態(tài)同步ASIC中的全部信號可以分為以下三種：時鐘、限制信號和數(shù)據(jù)。1.簡潔的時鐘信號用于限制全部的邊緣敏感受發(fā)器，別無他用。它不受任何其他信號的限制。2.限制信號，如“允許”和“復(fù)位”，用于使電路元件初始化、使之保持在當前狀態(tài)、在幾個輸入信號間作出選擇或使信號通到另外的輸出端。若干限制信號可以全部來自同一個允許產(chǎn)生器，但受到狀態(tài)計數(shù)器的限制。3.數(shù)據(jù)信號中含有數(shù)據(jù)，它可以是—一些單獨的比特，也可以是總線中的并行數(shù)據(jù)。靜態(tài)同步ASIC中的全部信號可以分為以下三種：時鐘、限制信號和數(shù)據(jù)。1.簡潔的時鐘信號用于限制全部的邊緣敏感受發(fā)器，別無他用。它不受任何其他信號的限制。2.限制信號，如“允許”和“復(fù)位”，用于使電路元件初始化、使之保持在當前狀態(tài)、在幾個輸入信號間作出選擇或使信號通到另外的輸出端。若干限制信號可以全部來自同一個允許產(chǎn)生器，但受到狀態(tài)計數(shù)器的限制。3.數(shù)據(jù)信號中含有數(shù)據(jù)，它可以是—一些單獨的比特，也可以是總線中的并行數(shù)據(jù)。5.2驅(qū)動實力、確定扇出和相對扇出一片ASIC由若干功能單元(部件或門)組成，每一單元有一個或多個輸入信號，并產(chǎn)生一個或多個輸出信號。每一輸出信號受確定強度的驅(qū)動，即具有確定的驅(qū)動實力，它確定于此部件的晶體管結(jié)構(gòu)。每一輸入端在驅(qū)動它的部件(或外部輸入端)上加了確定的負載。負載的大小也取決于部件的晶體管結(jié)構(gòu)。單位負載和單位驅(qū)動實力是由一個最小尺寸反相器產(chǎn)生的。最小尺寸反相器的輸出定義為具有單位驅(qū)動實力，而其輸入則定義為在驅(qū)動它的任何電路上施加有一單位負載。ASIC設(shè)計中，“扇出”一詞指加到每一連接線上的等效單位負載數(shù)目。由被驅(qū)動部件和外部輸出加成的負載總和是驅(qū)動部件輸出端的“確定扇出”。ASIC設(shè)計中，“扇入”一詞仍保持其原來含意，即連接到一部件上的輸入端數(shù)目。一個3輸入端“與”門具有的扇入為3。

有些CMOS部件的驅(qū)動實力小于一，這時常運用反相緩沖器增加這種部件的驅(qū)動實力。圖示出一緩沖器，它等效于4個反相器并聯(lián)。此部件的驅(qū)動實力為4(并且作為負載也等于4)。另外一個很有用的概念是相對扇出：確定扇出和驅(qū)動實力之比。右圖給出一個驅(qū)動實力為4的緩沖器，它連接了12個反相器，給出確定扇出為12。該電路結(jié)點的相對扇出為3。

電路中任一結(jié)點處的相對扇出為：

CMOS的扇出沒有固定的限制。

結(jié)點的相對扇出確定著它的若干特性，特殊是確定其電路延遲。ASIC性能要求賜予相對扇出一個上限，它和生產(chǎn)工藝過程有關(guān)，通常在8至16之間。5.3電路延遲

CMOS電路中的延遲基本上是兩部分延遲之和：

傳送延遲是由于柵極下面的耗盡層充電和放電須要時間產(chǎn)生的。它取決于柵的類型，供電電壓，溫度和工藝過程參數(shù)。通常，溫度愈高則載流子的遷移率愈低、電阻愈高，故延遲愈長。供電電壓低和驅(qū)動輸入的上升時間長也使傳送延遲增加。惰性延遲產(chǎn)生的主要緣由是輸出電路的電容和驅(qū)動門的內(nèi)阻抗。惰性延遲和傳送延遲一樣，也受環(huán)境變更的影響，但是它正比于結(jié)點的相對扇出。

在右圖中給出總延遲和惰性延遲、傳送延遲及相對扇出的關(guān)系。

電路延遲的公式還可表達為：

電路延遲＝傳送延遲十(單位負載的惰性延遲x相對扇出)

惰性延遲長的影響除使總電路延遲增大外，還使上升時間和下降時間增大。5.4扇入的影響

在選擇門的時候，要考慮扇入的影響。一個門的扇入和其驅(qū)動實力之間有確定關(guān)系。讓我們考慮2輸入端和3輸入端“與非”門的驅(qū)動實力問題。一個2輸入端與非門作為負載，從正電源向源極消耗電流的實力和一反相器的實力相同。若兩個輸入都是邏輯0，因為有兩個p型晶體管的并聯(lián)電阻，故從低至高的源阻抗是基本反相器的一半。然而，它的兩個輸入由邏輯0變?yōu)檫壿?時，兩個串聯(lián)n型管導(dǎo)通，其導(dǎo)通電阻是反相器的兩倍，使輸出端高電位下降速度比反相器也慢一倍，即自高向低過渡有兩倍的延遲。一個3輸入端與非門作為負載，它的三個輸入邏輯1時，由第三個n型晶體管帶來的另一串聯(lián)電阻進一步降低3輸入端“與非”門的n型管的通過電流實力(至基本反相器的三分之一)。

因為p型載流子的遷移率較低，因此這些門與其“與非”門等效電路相比，性能較低。為了得到高性能電路，建議：和或非門相比，優(yōu)先選用：與非門。

2輸入端“或非”門和3輸入端“或非”門也存在相像的關(guān)系。5.5邊緣緩慢

在基本反相器中，電流與輸入電壓的關(guān)系示于下圖中。由圖可見，當輸入電壓在高和低之間變更時，將有一大電流出現(xiàn)。所以若邊緣緩慢將使大暫態(tài)電流出現(xiàn)時間拖長。當信號是一個加到邊緣敏感部件的時鐘時，上升時間長的后果更為嚴峻。

在同步系統(tǒng)中，邊緣緩慢加上門限電壓有差別以及本地引入的噪聲，將使時鐘線上產(chǎn)生不同的延遲，結(jié)果將出現(xiàn)我們不希望有的所謂“時鐘歪斜”現(xiàn)象。時鐘歪斜是指有效時鐘邊緣不在同一時刻出現(xiàn)，當用上升緩慢的邊緣觸發(fā)不同的邊緣敏感部件時就可能發(fā)生這種狀況。時鐘歪斜是同步系統(tǒng)中最嚴峻的問題之一。若歪斜的程度大于從邊緣敏感存儲器的輸出到下一級輸入的延遲時間，則其影響將變得很明顯。它能使移存器中的數(shù)據(jù)丟失，使同步計數(shù)器發(fā)生錯誤。時鐘歪斜可以由適當?shù)臅r鐘緩沖使之減小，或者在邊緣敏感器件的輸出和其饋給的任何邊緣敏感輸入端之間加入確定的延遲。5.6時鐘緩沖

同步系統(tǒng)中時鐘(及其他全局限制線，如復(fù)位線)必定負載很重。這樣有可能導(dǎo)致電路延遲和時鐘歪斜不能容忍?？朔@個問題的方法有二：線形緩沖和樹形緩沖。5.6.1線形緩沖線形緩沖在信號線上運用一串緩沖器，使驅(qū)動強度逐步增大。每一緩沖器的驅(qū)動強度(它通常和負載一樣)支配，應(yīng)使每一結(jié)點的相對扇出相同。例如，圖示出一個反相器，它驅(qū)動的負載等價于64個反相器，而同樣的負載可以通過一串中間緩沖器來驅(qū)動。在每一中間結(jié)點，相對扇出為4。理論上最佳相對扇出為e(2．71828…)，它使總延遲最小。表面上看來，似乎不用緩沖器要比用緩沖器的方案更快，因為后者層次更多。應(yīng)用傳送延遲和惰性延遲的計算公式(按每單位負載標稱1ns傳送延遲和1ns惰性延遲計算)，可以得出下列結(jié)果：1.不用緩沖器的電路：

總延遲＝1十64×1＝65ns

2.用上例的線形緩沖電路：

總延遲＝(1十4×1)十(1十4×1)十(1十4×1)＝15ns

5.6.2樹形緩沖

超過確定的確定負載量之后，通過線形緩沖增加驅(qū)動實力的優(yōu)點不再存在。這是由于在ASIC中的線條寬度有時有限，電流大時在線上會產(chǎn)生大的電壓降。在這種狀況下，用樹形緩沖較好。運用樹形緩沖時，時鐘電路分成若干分支，每一分支的驅(qū)動強度按幾何級數(shù)增長。在實際設(shè)計中，通常使每一分支驅(qū)動某一局部電路中的各部件。在這個局部電路內(nèi)有一緩沖器，緩沖器常由一反相器和由其驅(qū)動的功率緩沖器組成。這樣做的另一個好處是，可以保持信號的符號不變，以及在分文點處呈現(xiàn)一單位負載。

值得指出的是，這種時鐘支配方案的各個分支在各級之間應(yīng)當具有相同的相對扇出，因為不平衡的分支是時鐘歪斜的最大來源。由于布線電容通常是一結(jié)點上總負載的重要組成部分，在設(shè)計好版圖后應(yīng)當再次校核相對扇出。5.8三態(tài)緩沖器用于總線限制三態(tài)部件允許在ASIC中支持含有多個數(shù)據(jù)發(fā)送器的總線系統(tǒng)，這樣就產(chǎn)生了共享通信資源的管理問題。總線不容許浮動或處于高阻抗，并且確定不能有兩個或多個數(shù)據(jù)發(fā)送器同時接入引起的競爭。浮動的總線可能位于中間電壓，它將使總線上任一接收器的n型和p型晶體管都導(dǎo)通，這將導(dǎo)致接收器通道中電流過大。爭奪總線也是同樣嚴峻的問題。若兩個數(shù)據(jù)發(fā)送器同時試圖使總線上一根線取相反的邏輯值，則這將使結(jié)點上出現(xiàn)不確定值，并且在兩個數(shù)據(jù)發(fā)送器中的電流過大。5.8.1譯碼器用于總線數(shù)據(jù)發(fā)送器選擇

運用譯碼器選擇總線數(shù)據(jù)發(fā)送器就消退了總線浮動或競爭的可能性，在任一時間只可能選擇一個數(shù)據(jù)發(fā)送器。依據(jù)這一原理設(shè)計的典型總線訪問系統(tǒng)示于圖中。5.8.2降低總線負載

若一總線上有大量的數(shù)據(jù)發(fā)送器和接收器，則在任一數(shù)據(jù)發(fā)送器上的電容性負載可能使性能降低到不能接受的程度。

總線上的電容性負載有三個來源：接收器的輸入電容；總線布線的電容；其他數(shù)據(jù)發(fā)送器的輸出電容(即使它們處于高阻(斷)狀態(tài))。

增大總線數(shù)據(jù)發(fā)送器的驅(qū)動強度可以克服輸入電容和布線電容問題，但是其他數(shù)據(jù)發(fā)送器的電容也隨著驅(qū)動強度而增大，導(dǎo)致驅(qū)動強度反而下降。還產(chǎn)生一個缺點，即三態(tài)驅(qū)動器功率增大要求占用芯片面積也增大。

解決負載大的問題第一步是把數(shù)據(jù)發(fā)送器和接收器分開接在總線的兩部分上，如圖所示。

數(shù)據(jù)發(fā)送器還可以進一步用訪問總線的三態(tài)緩沖器分組

在極端狀況下，可以通過多路選擇器樹訪問總線5.10ASIC設(shè)計不宜接受的電路5.10.1延遲線延遲線對于工藝過程的變更極為敏感，在軍用溫度范圍(-55至125℃)內(nèi)延遲量的變更可以達到5倍。任何設(shè)計中，若或明或暗地包含延遲線，將給測試帶來麻煩。5.10.2到5.10.4小節(jié)的探討都與延遲線有關(guān)。5.10.2倍頻器

在離散邏輯設(shè)計中通常運用的產(chǎn)生倍頻時鐘的方法是用一延遲線和異或門產(chǎn)生一窄脈沖。倍頻器應(yīng)當用外部電路實現(xiàn)，例如用鎖相環(huán)等。5.10.3單穩(wěn)觸發(fā)器

與倍頻器與延遲線一樣，單穩(wěn)觸發(fā)器的定時關(guān)系也不能保證。若在ASIC設(shè)計中必需運用單穩(wěn)觸發(fā)器類型的電路，則應(yīng)當另外解決。5.10.4片內(nèi)振蕩器

在設(shè)計上可以將奇數(shù)個倒相器組成一個閉合環(huán)，從而構(gòu)成一個片內(nèi)振蕩器。片內(nèi)振蕩器與單穩(wěn)觸發(fā)器和延遲線屬于同一類，其頻率與工藝過程有關(guān)，不能保證ASIC設(shè)計的頻率精度要求。很多ASIC工廠供應(yīng)片上振蕩器作為壓焊盤庫中的一個部件，應(yīng)優(yōu)先運用它。它通?？梢酝饨舆x頻元件(例如晶體)，并且有禁止端作測試用。5.10.5RS觸發(fā)器異步RS觸發(fā)器有三個嚴峻缺點:第一，在R＝0和S＝0時，其狀態(tài)不確定。其次，RS觸發(fā)器為異步工作方式，輸入端有任何變更都有可能使輸出值立刻變更。第三，也是最嚴峻的一點，即它對于輸入端上的尖峰和假信號很敏感。5.10.6JK觸發(fā)器JK觸發(fā)器電路功能有些模糊，不適合用于層次設(shè)計中，并且當用CMOS實現(xiàn)時，比D觸發(fā)器占用更大的硅片面積。此外，異步輸入對JK觸發(fā)器也會產(chǎn)生問題。5.10.7隱含觸發(fā)器設(shè)計者有時不當心會發(fā)生設(shè)計錯誤，在組合電路中由于接受反饋環(huán)路而形成一隱含觸發(fā)器