DSP在片外圍電路

會計學1DSP在片外圍電路23.1通用I/O引腳受軟件控制的專用引腳：BIO和XFBIO引腳用法舉例：XC2，BIOBIO為低，執(zhí)行后面一條雙字或2條單字指令XF引腳用法舉例：SSBX XFRSBX XF第1頁/共66頁3voidmain(){for(;;){asm("ssbx XF");//將XF置1Delay(100);asm("rsbx XF");//將XF清0Delay(100);}}第2頁/共66頁43.2定時器片內(nèi)定時器方框圖PRD：周期寄存器TIM：定時寄存器

(-1計數(shù)器)TCR：定時器控制寄存器TDDR：定時器分頻

系數(shù)寄存器PSC：定時器預先定標計數(shù)器第3頁/共66頁5表定時器的三個寄存器Timer0地址Timer1地址寄存器說明0024H0030HTIM定時器寄存器，每計數(shù)一次自動減10025H0031HPRD定時器周期寄存器，當TIM減為0后，CPU自動將PRD的值裝入TIM0026H0032HTCR定時器控制寄存器，包含定時器的控制和狀態(tài)位第4頁/共66頁61、定時器控制寄存器（TCR）

2、條件定時器控制寄存器（TCR）的功能

3、定時中斷的周期

4、定時器的用法3.2定時器第5頁/共66頁71、定時器控制寄存器（TCR）（TCR）中包含有定時器的控制位和狀態(tài)位第6頁/共66頁82、條件定時器控制寄存器（TCR）的功能第7頁/共66頁93、定時中斷的周期CLKOUT×（TDDR＋1）×（PRD＋1）其中：

CLKOUT－時鐘周期

TDDR－定時器分頻系數(shù)

PRD－定時器時間常數(shù)(周期寄存器)第8頁/共66頁104、定時器的用法關閉定時器

只要將TCR的TSS位置1，切斷時鐘輸入，定時器停止工作，減小功耗定時器初始化

（1）將TCR的TSS位置1（關閉定時器）（2）加載PRD

（3）加載TCR（使TDDR初始化，令TSS位為0，

TRB位置1），啟動定時器第9頁/共66頁11開放定時中斷（1）將IFR中的TINT位置1，清除尚未處理完的定時器中斷（2）將IMR中的TINT位置1，開放定時中斷（3）將ST1中的INTM位清0，從整體上開放中斷復位時TIM和PRD都置成FFFFｈ，定時器的分頻系數(shù)（TCR和TDDR位）清0，定時器開始工作4、定時器的用法讀演示程序第10頁/共66頁123.3時鐘發(fā)生器組成：內(nèi)部振蕩器和鎖相環(huán)（PLL）電路兩部分參考時鐘方法1：外接晶體X1X2/CLKINCrystal方法2：外部時鐘信號由引腳

X2/CLKIN輸入(X1空)第11頁/共66頁13第12頁/共66頁14鎖相環(huán)工作原理

鎖相環(huán)路是一種反饋電路，鎖相環(huán)的英文全稱是Phase-LockedLoop,簡稱PLL。其作用是使得電路上的時鐘和某一外部時鐘的相位同步。鎖相環(huán)在工作的過程中，當輸出信號的頻率與輸入信號的頻率相等時，輸出電壓與輸入電壓保持固定的相位差值，即輸出電壓與輸入電壓的相位被鎖住，這就是鎖相環(huán)名稱的由來。第13頁/共66頁153.3時鐘發(fā)生器3.3.1硬件配置PLL3.3.2軟件可編程PLL第14頁/共66頁163.3.1硬件配置PLL硬件配置PLL：通過C54x的3個引腳CLKMD1、CLKMD2

和CLKMD3的狀態(tài)，選定時鐘方式：不用PLL時，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率的一半；若用PLL時，CPU的時鐘頻率等于晶體振蕩器頻率或外部時鐘頻率乘以系數(shù)N（PLLN），使用PLL可以使用比CPU時鐘低的外部時鐘信號，以減少高速開關時鐘所造成的高頻噪聲。第15頁/共66頁17時鐘方式的配置第16頁/共66頁183.3.2軟件可編程PLL軟件可編程PLL具有高度的靈活性其時鐘定標器提供各種時鐘乘法器系數(shù)，并能直接接通和關斷PLLPLL的鎖定定時器可以用于延遲轉(zhuǎn)換PLL的時鐘方式直到鎖定為止。通過軟件編程，可選用兩種時鐘方式PLL方式：其比例系數(shù)共31種,靠鎖相環(huán)電路完成分頻（DIV）方式：其比例系數(shù)為1/2和1/4,在此方式下，片內(nèi)PLL電路不工作以降低功耗第17頁/共66頁19復位時的時鐘方式（C5402）CLKMD1CLKMD2CLKMD3CLKMD寄存器時鐘方式000E007H乘15，內(nèi)部振蕩器工作，PLL工作0019007H乘10，內(nèi)部振蕩器工作，PLL工作0104007H乘5，內(nèi)部振蕩器工作，PLL工作1001007H乘2，內(nèi)部振蕩器工作，PLL工作110F007H乘1，內(nèi)部振蕩器工作，PLL工作1110000H乘1/2，內(nèi)部振蕩器工作，PLL不工作101F000H乘1/4，內(nèi)部振蕩器工作，PLL不工作011…保留第18頁/共66頁20時鐘方式寄存器CLKMD各位域功能第19頁/共66頁21比例系數(shù)與CLKMD的關系PLLNDIVPLLDIVPLLMUL比例系數(shù)0X0～140.50X150.25100～14PLLMUL+110151110或偶數(shù)(PLLMUL+1)÷211奇數(shù)PLLMUL÷4第20頁/共66頁22時鐘頻率

CPU時鐘頻率CLKOUT晶體振蕩頻率外部時鐘頻率CLKIN?內(nèi)部PLL功能第21頁/共66頁23第22頁/共66頁243.4主機接口（HPI）3.4.1HPI-8接口的結構3.4.2HPI-8控制寄存器和接口信號3.4.3HPI-8接口與主機的連接框圖3.4.4HPI的8條數(shù)據(jù)線作通用的I/O引腳第23頁/共66頁253.4.1HPI-8接口的結構HPI-8：一個8位的并行口，外部主機是HPI的主控者，

HPI-8作為主機的從設備，其接口包括：一個8比特雙向數(shù)據(jù)總線、各種控制信號及3個寄存器片外的主機通過修改HPI控制寄存器（HPIC）設置工作方式，通過設置HPI地址寄存器（HPIA）來指定要訪問的片內(nèi)RAM單元，通過讀/寫數(shù)據(jù)鎖存器(HPID)

來對指定存儲器單元讀/寫主機通過HCNTL0、HCNTLl管腳電平選擇3個寄存器中的一個第24頁/共66頁26HPI的組成HPI數(shù)據(jù)鎖存器(HPID)HPI控制寄存器(HPIC)HPI存儲器(DARAM)HPI地址寄存器(HPIA)HPI控制邏輯第25頁/共66頁273.4.2HPI-8控制寄存器和接口信號HPI控制寄存器（HPIC）狀態(tài)位控制著HPI操作：（1）BOB：字節(jié)次序位（2）SMOD：標準HPI-8尋址方式位（3）DSPINT：主機向C54x發(fā)出中斷位（4）HINT：C54x向主機發(fā)出中斷位

（5）XHPIA：增強HPI-8擴展尋址使能位（6）HPIENA：增強HPI-8使能狀態(tài)位第26頁/共66頁28HPI-8接口信號名稱及其功能第27頁/共66頁29第28頁/共66頁303.4.3HPI-8接口與主機的連接框圖C54xHPI與主機鏈接框圖第29頁/共66頁313.4.4HPI的8條數(shù)據(jù)線作通用的I/O引腳通用I/O控制寄存器(GPIOCR)各位的功能第30頁/共66頁323.5C54ｘ串行口高速全雙工串行口與其它‘C54x器件、編碼解碼器、串行A/D等接口‘C54x串行口的三種形式：(1)標準同步串行口（SSSP）(2)緩沖串行口（BSP）(3)時分多路串行口（TDM）串行口可以工作在任意低的時鐘頻率上第31頁/共66頁333.5C54ｘ串行口1、串行口的組成

2、串行口引腳定義

3、串行口傳送數(shù)據(jù)的一種接法

4、串行口發(fā)送數(shù)據(jù)過程

5、串行口接收數(shù)據(jù)過程第32頁/共66頁341、串行口的組成DRR－16位數(shù)據(jù)接收寄存器DXR－16位數(shù)據(jù)發(fā)送寄存器RSR－接收移位寄存器XSR－發(fā)送移位寄存器控制電路第33頁/共66頁352、串行口引腳定義第34頁/共66頁363、串行口傳送數(shù)據(jù)的一種接法第35頁/共66頁374、串行口發(fā)送數(shù)據(jù)過程(1)將要發(fā)送的數(shù)據(jù)寫到DXR(2)若XSR空（上一個字已串行傳送到DX腳），則將

DXR復制到XSR(3)在FSX和CLKX作用下，將XSR中的數(shù)據(jù)移到DX

引腳輸出(4)一旦DXR中的數(shù)據(jù)復制到XSR后，就產(chǎn)生串行口發(fā)送中斷XINT，通知CPU將新數(shù)據(jù)加載到DXR第36頁/共66頁385、串行口接收數(shù)據(jù)過程(1)在FSR和CLKR作用下，來自DR引腳的數(shù)據(jù)移位至

RSR(2)當RSR滿一個字時，就復制到DRR(3)一旦RSR復制到DRR后，就產(chǎn)生串行口接收中斷，通知CPU從DRR中讀取數(shù)據(jù)第37頁/共66頁393.6外部總線外部總線表明‘C54x具有很強的系統(tǒng)接口能力主要內(nèi)容：(1)外部總線接口

(2)外部總線操作的優(yōu)先級別

(3)等待狀態(tài)發(fā)生器

(4)分區(qū)轉(zhuǎn)換邏輯

(5)外部總線接口定時圖

(6)復位和IDLE3省電工作方式

(7)保持方式第38頁/共66頁401、外部總線接口信號信號名稱

‘C541,‘C542,‘C543,

‘C545,‘C546

‘C548

說

明

A15~A0

15~0

22~0

地址總線

D15~D0

15~0

15~0

數(shù)據(jù)總線

MSTRB

P

P

外部存儲器選通信號

PS

P

P

程序空間選擇信號

DS

P

P

數(shù)據(jù)空間選擇信號

IOSTRB

P

P

I/O設備選通信號

IS

P

P

I/O空間選擇信號

R/W

P

P

讀/寫信號

READY

P

P

數(shù)據(jù)準備好信號

HOLD

P

P

請求控制存儲器接口

HOLDA

P

P

響應HOLD請求

MSC

P

P

微狀態(tài)完成信號

IAQ

P

P

獲取指令地址信號

IACK

P

P

中斷響應信號

第39頁/共66頁412、外部總線接口要求外部總線接口是一組并行接口MSTRB和IOSTRB信號相互排斥PS、DS和IS信號彼此相互排斥R/W控制數(shù)據(jù)傳遞方向READY(外部數(shù)據(jù)準備輸入信號)與片內(nèi)軟件可編程等待狀態(tài)發(fā)生器一道，使CPU可與慢速存儲器或I/O

設備接口第40頁/共66頁422、外部總線接口要求HOLD和HOLDA允許外部設備控制‘C54ｘ的外部資源當PMST中的地址可見位(AVIS)置1時，CPU執(zhí)行指令的內(nèi)部程序存儲器地址呈現(xiàn)在外部總線上，且IAQ（指令地址采集信號）有效MSC（微狀態(tài)完成信號）CPU尋址片內(nèi)存儲器時，外部數(shù)據(jù)總線呈高阻狀態(tài)，地址總線、PS、IS、DS保持先前狀態(tài)，其它信號無效第41頁/共66頁433、外部總線優(yōu)先級別C54x片內(nèi)多總線結構，可以單周期內(nèi)同時尋址多個總線外部總線僅一組，每個機器周期只能尋址一次若一個周期內(nèi)，對外部存儲器尋址2次（一次取指，一次取操作數(shù)），就會發(fā)生流水線沖突C54x已規(guī)定流水線各階段操作的優(yōu)先級別，自動緩解上述流水線沖突問題第42頁/共66頁44假設一個周期內(nèi)要對外部總線進行：

1次取指，2次讀，1次寫操作數(shù)據(jù)尋址比取指有較高的優(yōu)先權3、外部總線優(yōu)先級別第43頁/共66頁454、等待狀態(tài)發(fā)生器目的：與慢速存儲器或I/O設備接口產(chǎn)生等待狀態(tài)的兩種方法：（1）軟件可編程等待狀態(tài)發(fā)生器最多可使外部總線周期延長7個T（2）軟件和硬件混合產(chǎn)生等待狀態(tài)軟件等待狀態(tài)寄存器（SWWSR）每位的定義第44頁/共66頁46軟件等待狀態(tài)寄存器（SWWSR）各字段的功能第45頁/共66頁475、軟件等待狀態(tài)寄存器（SWWSR）的用法用法：STM ＃2009ｈ，SWWSR2009ｈ＝0010000000001001

將在尋址I/O空間時插入2T，尋址程序空間時插入1T，尋址數(shù)據(jù)空間時不插入等待狀態(tài)。第46頁/共66頁48軟、硬件等待狀態(tài)的使用DSP無論是運算還是存取數(shù)據(jù)，速度都很快，但外部存儲器或其他設備的讀寫周期都較長。因此經(jīng)常用等待方式訪問外存儲器。DSP有軟等待（內(nèi)等待）、硬等待（外等待）訪問控制以便于與不同速度的外圍器件交換數(shù)據(jù)，同時

DSP自身的運行速度又可以保持很高。軟、硬件等待都可以分別對不同類型、不同地址范圍的外設產(chǎn)生不同的等待狀態(tài)數(shù)。第47頁/共66頁49（1）如何識別片內(nèi)存儲器與片外存儲器（2）如何區(qū)別片外數(shù)據(jù)存儲器與程序存儲器和I/O空間

（3）如何確定與外部器件通信期間數(shù)據(jù)傳送中方向（4）如何與低速設備通信Q?第48頁/共66頁506、分區(qū)轉(zhuǎn)換邏輯可編程分區(qū)轉(zhuǎn)換邏輯的功能：當‘C54x在外部存儲器分區(qū)之間切換時，不需要外部為存儲器插等待狀態(tài)，分區(qū)轉(zhuǎn)換邏輯會自動插入一個T分區(qū)轉(zhuǎn)換控制寄存器（BSCR）第49頁/共66頁517、分區(qū)轉(zhuǎn)換控制寄存器(BSCR)

各位段的功能（1）第50頁/共66頁527、分區(qū)轉(zhuǎn)換控制寄存器(BSCR)

各位段的功能（2）第51頁/共66頁538、外部總線接口定時圖訪問外部存儲空間或I/O空間的時序圖一個CLKOUT周期的定義：

從一個下降沿到下一個下降沿接口定時圖的作用：

（1）了解一條指令執(zhí)行的機器周期數(shù)。例如：存儲器寫 2TI/O讀或?qū)?T

存儲器讀 1（2）選配外部存儲器芯片或I/O器件第52頁/共66頁54定時圖舉例：存儲器讀－讀－寫操作定時圖在一個存儲器分區(qū)中來回讀，只要一個T8、外部總線接口定時圖第53頁/共66頁559、外部總線復位定時圖第54頁/共66頁5610、復位和IDLE3省電工作方式（1）RS變?yōu)榈碗娖胶?個機器周期，PS、MSTRB和

IAQ均變成高電平（2）RS變?yōu)榈碗娖胶?個機器周期，R/W變?yōu)楦唠娖剑瑪?shù)據(jù)總線變?yōu)楦咦锠顟B(tài)，地址總線上為FF80h。同時，器件內(nèi)部也進入復位狀態(tài)（3）當RS結束(變成高電平)后的外部總線狀態(tài)為:

（a）RS變成高電平后5個機器周期，PS變成低電平（b）RS變成高電平后6個機器周期，MSTRB和IACK變成低電平。再經(jīng)過一個半周期之后，CPU準備讀數(shù)并進入正常工作狀態(tài)。C54x復位后的總線狀態(tài)第55頁/共66頁5711、“喚醒”IDLE3省電方式CPU執(zhí)行IDLE3指令，PLL完全停止工作，功耗降低利用外部中斷（INTn、NMI和RS）結束IDLE3省電工作方式“喚醒”IDLE3的時間----從退出IDLE3省電工作方式并重新啟動PLL到鎖定相位的時間（CPU才能重新恢復工作）根據(jù)PLL乘系數(shù)值和鎖定時間、時鐘周期求得減法計數(shù)器起始值，并用軟件方法修改時鐘方式寄存器（CLKMD）用復位方式“喚醒”IDLE3，不需要用減法計數(shù)器第56頁/共66頁5811、“喚醒”IDLE3省電方式第57頁/共66頁5912、保持方式C54x的HOLD和HOLDA信號允許外部設備控制處理器片外的程序、數(shù)