級(jí)計(jì)算機(jī)組成原理期末試題帶答案

—二三四五六七八學(xué)院班級(jí)學(xué)號(hào)姓名東北大學(xué)—二三四五六七八學(xué)院班級(jí)學(xué)號(hào)姓名2007—2008學(xué)年第一學(xué)期課程名稱(chēng)：計(jì)算機(jī)組成原理○一 （10分）填空題（每小題1分，答在各小題下面空白處 DRAM器之所以需要刷新是因?yàn)?○計(jì)算機(jī)的器采用分級(jí)體系的主要目的 解決器在容量、速度、價(jià)格上的組合邏輯控制的計(jì)算機(jī)經(jīng)常采用三級(jí)的時(shí)序體制，這三級(jí)的具體名稱(chēng)是： 。 主狀態(tài)周期-節(jié)拍電位-節(jié)拍脈某SRAM，其容量為128K×16位，除電源和接地端外，該引 ○ ○某些計(jì)算機(jī)的中斷分為不可中斷和可中斷，CPU對(duì) 不在I/O設(shè)備單獨(dú)編址的方式中，輸入輸出操作使用 專(zhuān)門(mén)的I/O 指令周期是 的時(shí)間CPU

號(hào)內(nèi)用“正確”/“錯(cuò)誤”表示判斷的結(jié)果。每小題1分）（錯(cuò)誤CPU（錯(cuò)誤相聯(lián)器是按內(nèi)容（關(guān)鍵字段）尋址的器（正確主存都是由易失性的隨機(jī)讀/寫(xiě)器構(gòu)成的 錯(cuò)誤廣泛采用的奇偶，既能檢測(cè)出奇數(shù)個(gè)數(shù)位的出錯(cuò)，又能檢測(cè)出偶數(shù)個(gè)數(shù)位（錯(cuò)誤）I/O設(shè)備（端口）（正確（錯(cuò)誤半導(dǎo)體器的存取時(shí)間和存取周期是不相等的（正確雙端口器中的“雙端口”是指分離的讀端口和寫(xiě)端口，這樣使得CPU可以同時(shí)對(duì)該器進(jìn)行讀、寫(xiě)操作（錯(cuò)誤 10．微程序控制方式和硬布線(xiàn)方式相比，前者可以使指令的執(zhí)行速度更快（錯(cuò)誤）

（15分）畫(huà)出組合邏輯控制器框圖，根據(jù)指令處理過(guò)程，結(jié)合解答：組合邏輯控制器框圖如第五題答圖所示（二者均可，也可用其他合理畫(huà)法給出Ci+1=AiBi+（Ai⊕Bi）Ci可寫(xiě)為Ci+1=Gi+PiCiAiBi為參加運(yùn)算的兩個(gè)二進(jìn)制位，Ci為低位傳來(lái)的進(jìn)位；②用n個(gè)這樣的全加器構(gòu)成并行加減法器時(shí)，進(jìn)位的生成成為影響運(yùn)算速度的關(guān)鍵，故考慮地位進(jìn)位和操作數(shù)同時(shí)生成所有其他所需進(jìn)位應(yīng)是最為理 想?，F(xiàn)已n=4為例帶入上面邏輯表達(dá)式C2=G1+P1C1C1帶入則C2=G1+P1G0+P1P0C0，同理有C

完成一條指令經(jīng)過(guò)取指階段和執(zhí)行階段（至運(yùn)算至器微操作命序列形成部至輸入設(shè)至輸出設(shè)中斷系時(shí)序電狀態(tài)控制條控制組合邏輯控制器參考框圖之封

為例，略高緩、主存、輔存Cache一般由SRAM構(gòu)成，主存由DRAM構(gòu)成，輔存由磁、光及磁光器構(gòu)成。CPU可Cache、主存；Cache和主存之間可交換數(shù)據(jù)；主存和輔存之間可交換數(shù)據(jù)；但是CPU能直 輔存②Cache-主存之間主要依據(jù)程序運(yùn)行的局部性原理，將CPU近期要的信按某種規(guī)則從主存映射到較之容量小、速度快、位于CPU和主存之間的Cache中，使CPU這個(gè)快速的器，從而彌補(bǔ)了主存在速度上的不足。一旦Cache 塊的裝入。Cache的全部功能由硬件實(shí)現(xiàn)

M1…MiT1…節(jié)拍電位脈沖發(fā)生N……第五題答圖組合邏輯控制器框圖（參考……（ 其邏輯符號(hào)如（

RAS3

RAS2

六題圖所示）來(lái)組成4K×8bit 器。請(qǐng)回答以下問(wèn)題設(shè)計(jì) 器共需要多少片這樣的 畫(huà) 體組成示意圖，可根據(jù)需要使用 、門(mén)電路等密

2345678

1K×

1K×

1K×

1K×第六題圖1K×1bit的 的邏輯符封

Y0 Y2

設(shè)計(jì) 器共需要這樣的 片數(shù)為—（4K×8bit）/（1K×1bit）=32

第六題答圖用32片1K×1bit的 構(gòu)成 器 體組成示意..線(xiàn)（15分）某機(jī)的中斷系統(tǒng)具有五級(jí)中斷A、B、C、D和E，各級(jí)中斷的響應(yīng)次序由高到低依次是A→B→C→D→E。請(qǐng)回答以下問(wèn)能否根據(jù)需要使這五級(jí)中斷的處理次序不同于其響應(yīng)次序？簡(jiǎn)要說(shuō)明其原理現(xiàn)在假定已按照（1）中所述原理將中斷處理次序改變成D→C→E→A→B；假設(shè)在該機(jī)CPU正常運(yùn)行用戶(hù)程序的時(shí)刻T，這五級(jí)中斷請(qǐng)求同時(shí)出現(xiàn)（如第七題圖所示），請(qǐng)?jiān)谠搱D中畫(huà)出CPU運(yùn)行程序的軌跡。CPU運(yùn)行程 中斷服程序中斷服程序 中斷服程序程T時(shí)刻A，B，C，D和同時(shí)請(qǐng)求中

第七題圖中斷請(qǐng)求時(shí)刻示意圖（將本題2完成在此圖中

時(shí)間… 碼的改變（軟件設(shè)置）來(lái)實(shí)現(xiàn)中斷處理有優(yōu)先次序的改變…因?yàn)榇a存在IMR（中 字寄存器）中，其內(nèi)容反映該級(jí)中斷對(duì)應(yīng)于其他中斷級(jí)的優(yōu)先次序，與IRR（中斷請(qǐng)求寄存器）中內(nèi)容一起（與邏輯）參加硬判優(yōu)；正常設(shè)置的碼是對(duì)應(yīng)于中斷響應(yīng)次序的，即響應(yīng)與處理的次序相一致；但是當(dāng)有特定需要要改變處理次序使之與響應(yīng)次序不一致時(shí)，即可通過(guò)改寫(xiě)IMR內(nèi)容，讓新的字參加到判優(yōu)電路中來(lái)實(shí)現(xiàn)所需要的改變。（2）按題意所做CPU運(yùn)行程序的軌跡如上面圖中所示……（15分）M為主存，MAR為主存地址寄存器，MDR為主存數(shù)據(jù)寄存器，IR為指令寄存器，PC1功能的程序計(jì)數(shù)器，C、D存器，R0~R3為通用寄存器。ALU8種算術(shù)和邏輯運(yùn)算功能F1~F8（圖中只標(biāo)出了F1和F8，其末位可以“+1L、右移R和直通V三種功能。請(qǐng)完成：設(shè)移位器與總線(xiàn)之間是直通的（即不需要微命令信號(hào)來(lái)控制，暫存器C、D與ALU之間也是直通的，則（1）中所連接完成的通路中共有多少個(gè)微命令（具體每個(gè)微命18按照（3）所設(shè)計(jì)的格式，寫(xiě)出取指令的微指令代碼（不考慮順序控制字段）MMCCDD圖中共有32個(gè)微命令，分為7組：ALU8個(gè)——F1~F8，3個(gè)——L、R、V，M操作命令2RD、寫(xiě)WE，PC+11個(gè)，ALU末位+11BUS接收信息令7個(gè)——R0→BUS、R1→BUS、R2→BUS、R3→BUS、IR→BUS、PC→BUS、BUS送出信息令10個(gè)——BUS→R0、BUS→R1、BUS→R2、BUS→R3、BUS→IR、BUS→PC、BUS→MDR、BUS→MAR、BUS→C、BUS→D。移位 RV......DCM密第八題答圖用單總線(xiàn)連接各功能部件（形式不唯一主ALU運(yùn)移位ALU末位3位000——無(wú)操

4位0000——無(wú)操

2位00

4位0000

2位00

1位0——不

1位0——不001——R0送010——R1送011——R2送 100——R3送101——IR送110——PC送

0001——BUS送R0010010——BUS送R1100011——BUS送0100——BUS送0101——BUS送0110——BUS送

0001——0010——0011——0100——0101——