增量編譯by foreveryoung筆者在學(xué)習(xí)時發(fā)現(xiàn)網(wǎng)上相關(guān)大多偏向一個點而不系統(tǒng)全

。同時筆者有做學(xué)習(xí)筆記的習(xí)慣，于是陸續(xù)花了兩個月功夫，參考采用QuartusIIQuartusIIIncrementalCompilationforHierarchicalandTeam-BasedDesign03.BestPracticesforIncrementalCompilationPartitionsandFloorplanAssignmentsQuartusIIDesignSeriesArea,Timing,Power,andCompilationTimeOptimization06.QuartusII這些資料都為altera資料，且他的成文方式是一位工程師寫一段，造成的結(jié)果是參考資料之間有大量的重復(fù)和順序上的，這個問題讓我頭痛了很最后，由于對增量編譯進行了理論學(xué)習(xí)，雖然筆記最后有一個例子，當(dāng)然，也歡迎讀者筆記的錯誤與欠缺！2011.2.25交 筆者：LogicLockDesign分配DesignPartitions基于團隊的設(shè)計優(yōu)化及第IP傳遞五種(參考為下層設(shè)計添加SDCDesignPartition關(guān)于DesignPartition使用DesignPartitionDesign為什么創(chuàng)建design使用Logiclock來創(chuàng)建design使用EarlyTiming典型流程（參考1:2:編譯并導(dǎo)出工程3:本章講述如何通過對設(shè)計的邏輯進行分區(qū)（designpartitions，然后對分區(qū)綜FPGA設(shè)計和調(diào)試階段能夠迅速進行迭代。小完成設(shè)計所需要的設(shè)計迭代次數(shù)。為解決這些問題，F(xiàn)PGAASIC設(shè)計傳統(tǒng)上，層次設(shè)計在邏輯綜合和適配(或者布局布線)之前被展開為單個網(wǎng)序計DGA果并不重要時，固定式設(shè)計是令人滿意的。對設(shè)計中的一部分進行修改并重新編譯設(shè)計時，軟件可以使用更新后的HDL代碼和設(shè)置，或者重新使用并保留每一分區(qū)的編譯結(jié)果。重點對某一分區(qū)使用增量編譯首先需要進行分區(qū)，如圖中C模塊沒有手動分配分區(qū)，所以和模塊A一起在默認(rèn)的Top分區(qū)內(nèi)。而B、D、E模塊處于分區(qū)B（分區(qū)名字默認(rèn)和模塊名相同）F模塊處于分區(qū)F。當(dāng)模塊E更改后，編譯器只修改分區(qū)B，能，比如SmartCompilation，incrementaldebugging和Rapid 比如在使用SmartCompilationysisandSynthesisSettings—CompilationProcessSetting里可以使能SmartCompilation。 近一次的編譯結(jié)果。即本特性適用于小的、獨立的修改。可以在Settings—IncrementalCompilationdesignpartitions會帶來上述好處，但另一方面，他也會對邏輯優(yōu)在flatcompilation（對應(yīng)增量編譯）中，軟件使用未連接的信號（unconnectedsignals（constants當(dāng)使用分區(qū)時，這些類型的優(yōu)化對于分區(qū)邊界上的引腳（partitionI/Oports）不分區(qū)以實現(xiàn)原分區(qū)之間IO互連的優(yōu)化。floorplan（Logiclock）可能會對時序優(yōu)化譯的版本（flatversion）剛滿足時序約束或幾乎用盡器件資源，在增量編譯的版本中使用分區(qū)或floorplan設(shè)置后可能會遇到問題，如下：fitter源代碼進行更新。例如，這能可以用于編譯后發(fā)現(xiàn)HDL源文件中有錯誤的網(wǎng)表（post-fit）其組成和布局不變。之后便不用再關(guān)注這一邏輯模塊的時采用SignalTapII采用SignalTapII邏輯分析器不用建立任何設(shè)計分區(qū)來進行增量調(diào)試；分析QuartusII適配器會在下一次編譯期間，在后適配網(wǎng)表中加入SignalTapII邏輯，并不需要修改已有的設(shè)計結(jié)果。到時序收斂，或者包括平面布局約束以避免資源位置。每個團隊成員單獨如果一個分區(qū)中所有的時序關(guān)鍵通路都是分開的，那么不需要進一步的工tusI夠生個息計計。立并驗證HDL代碼，然后由一個設(shè)計人員管理（編譯等步驟）整個設(shè)計最終的QuartusII工程。IP提供者可以在獨LogicLockLogiclockRegion是一塊在designfloorplan里指定邏輯的靈活區(qū)域。形狀可Logiclock區(qū)域不是增量編譯的一部分，但是推薦在增量編Stratix、Cyclone、MAXII器件中區(qū)域的原點位置都是該區(qū)域左下角那一點。并使用X-Y來表示寬和高。如下圖。上圖中左下方的虛線框為Regions的設(shè)置。它用來決定未分配的邏上圖右上方的虛線框為ResourceFilter（如，器、DSP等。可以在“由于RAM或DSP造成矩形區(qū)域很不理想”Auto-Floating時可防止失配的情況。操作方法和效創(chuàng)建可以在LogicLockregionswindow里直接創(chuàng)建，或按下圖兩種方法創(chuàng)建。當(dāng)然也支持Tcl創(chuàng)建。創(chuàng)建完LogiclockChipPlannerFloating的Logiclock區(qū)域不能有。Fixed且locked的域可以，但是不推薦這樣做。如果兩個區(qū)域都包含了一個資源，只有一個區(qū)域能使用它。如下圖Design漸進式編譯流程比固定式編譯需要的前端規(guī)劃。例如，必須“構(gòu)造”源（designfloorplan。不好的分區(qū)或者平面規(guī)劃分配會劣化設(shè)計面積利用率和性DesignPartitionsdesignpartitions是邏輯分增量編譯的設(shè)計分區(qū) （designfloorplan）里的物理布局設(shè)置（physicalplacementassignments。即一個instance的布局。邏輯分Post-fit網(wǎng)表來保存上一次的編譯結(jié)果，不需要使用反標(biāo)或?qū)μ囟╢eaturesLogiclock的約束，分區(qū)內(nèi)的邏輯可能在器件的任何位置，雖然使用Logiclock把設(shè)計分區(qū)分配到器件designfloorplan的物理區(qū)域中。還有一個誤解：Logiclock是用來保存增量編譯的布局結(jié)果。事實上，Logiclock只是把邏輯約束到器件的一個物理區(qū)域上去。增量編譯不是通過首先，沿著功能邊界（functionalboundaries）分區(qū)。在頂層的系統(tǒng)框圖中，blockblock是相對獨立并且有更多的內(nèi)部互聯(lián)的信號而不是不同block之間的互聯(lián)信號。這可以減輕分區(qū)邊2000LEALM。考慮什么在改組合邏輯的優(yōu)化，因為每個register-to-register邏輯路徑都在一個單獨的分區(qū)中，輸出口保證了每個設(shè)計模塊輸?shù)臅r序只受目的邏輯塊（destinationlogic最小化跨分區(qū)IOAB分區(qū)中，使兩個logic如上面所提到的，跨分區(qū)邊界的邏輯不能被優(yōu)化或合并。如果相比較flat把邏輯放在同一個分區(qū)內(nèi)優(yōu)化和LE。flatdesign，適配器也可以把邏輯合并入同一物理資源中，比如適配器可以把兩個單口RAM合并成一個雙口RAM。如果把上述兩個單口RAM放入兩個分區(qū)中，適配器則為力。parameter、把總線置為確定的一個值、邏輯優(yōu)化后的結(jié)果等同一級父分區(qū)（immediateparentpartition）之下，可以使用一個封裝文件來定義避免未連接的分區(qū)node或刪除他們。如果你知道避免一個信號驅(qū)動多個分區(qū)IO或把分區(qū)IO連接在一不要使用同一個信號來驅(qū)動（drive）（directlyconnect）一個分區(qū)的兩個端口。如果有以上兩種情況，這些端口邏輯口的連接移到到分區(qū)內(nèi)，而在低層級分區(qū)邊界只留一個輸被驅(qū)動。rd_clkwr_clkRAM可以被優(yōu)化成右側(cè)的單口RAM（RAM表現(xiàn)更好。除此之外，左側(cè)的為每個LAB內(nèi)都包含時鐘翻轉(zhuǎn)電路。如下圖。B不知道時鐘和翻轉(zhuǎn)時鐘來自于同一個源這條信息。相反，在右側(cè)圖中分區(qū)B能獲得此信息。直接把IO引腳接到IO在其他分區(qū)，在特定的幾種情況下，軟件可以對跨分區(qū)的IO例1——分區(qū)中的輸出寄存器驅(qū)動多個輸如果想要多個扇出，可以在HDL代碼中寄存器，達到一個寄存器扇出2——分區(qū)的輸入（輸出）寄存器被一個翻轉(zhuǎn)的輸入（輸出）引腳驅(qū)動。child在子設(shè)計的分區(qū)中，反相器在頂層設(shè)計中。這些情況軟件不會使用寄存器打包。上圖中，如果對于輸入引腳inFastInputRegisternodeIO引腳因為node和IOcell是通過分區(qū)邊界連接的。下圖同理。根據(jù)如下建議修改HDL（inverterFPGAFPGA設(shè)計中使把雙向IO可能導(dǎo)致recovery和removal時序問題。這不是增量編譯獨有的問題，在高速設(shè)于recovery和removal時序的改善。最后，可以看出級聯(lián)復(fù)位結(jié)構(gòu)可以幫助實現(xiàn)可能在頂層設(shè)計發(fā)生。另外，LAB的布局取決于logiccell的輸入是不是使IP核比較小，可以通過把時鐘和高扇出信號約束到區(qū)域布線信號上來減小出問題的概率，因為大部分alteraFPGA器件的區(qū)域布線資源都很豐富。具體的方法為，使用ChipPlanner來查看區(qū)域時鐘的資源覆蓋，然后用Logiclock把分區(qū)布局到資源覆蓋的區(qū)域（比如原文所說的onedevicequadrant，可以在Settings->FitterSettings->moresettingsAutoGlobalClockAutoGlobalRegisterControlSignals，如下圖：VirtualIOIO引腳使用virtualpin。進行時序約束。如果是用designpartitionscripts（具體用法在下文中會提到軟件自動從頂層設(shè)計中創(chuàng)建virtualpin，且其布局與其他分區(qū)的布局對應(yīng)。直接驅(qū)動直接連接時鐘還能允許designpartitionscripts為子分區(qū)重新創(chuàng)建PLL。注意，PLL在子設(shè)計的分區(qū)外，即導(dǎo)出以上11條建議詳細(xì)說明了設(shè)計分區(qū)可能要遵循的規(guī)則和，以下做一除了使用上述流程來摸索最佳的結(jié)果，Quartus還提供了許多工具來幫助我PartitionStatistics分區(qū)的統(tǒng)計信息，包括logiccell的數(shù)量，輸入輸出pin的數(shù)量，以及他們是否寄（unconnectedPartitionTimingOverviewreport和PartitionTimingDetailsreportPartitionTimingOverviewreport包括分區(qū)中未收斂（failingpaths）和worst-caseslack路徑的總數(shù)量。PartitionTimingDetailsreport包括不同分區(qū)之間的未收斂路徑和worst-caseslack路徑，更具體的表明了關(guān)鍵時序路徑的位置。IncrementalCompilation可以使用IncrementalCompilationAdvisor來檢測設(shè)計分區(qū)的設(shè)置、布局、時序是否遵循了Altera推薦的做法。一般如果沒有照推薦的做 mendations會列出所需要改進nodes或路徑打開一個新的Timequest報告會重置IncrementalCompilationAdvisor的結(jié)果，故需要重新運行Check Tools->Advisors->IncrementalCompilationAdvisorDesignPartition在使用DesignPartitionPlanner前，首先需要編譯設(shè)計，或至少完成 andSynthesis。我們還可以把DesignPartitionPlanner和ChipPlanner組合使用來分析“自然并在任務(wù)欄（task）選擇DesignPartitionPlanner。此任務(wù)表示設(shè)計實體的物理布局，代表的顏色和DesignPartitionPlanner一樣。如下圖右上方所示。如果從ChipPlanner中觀察到一個設(shè)計實體編譯后分散的分布在器件的不連時，適配器默認(rèn)保存最高等級，即布局和布線。而AdvancedFitterPreservationLevel選項（DesignPartitionsProperties->Advanced）可以指定后適配的保存級注：創(chuàng)建分區(qū)前需先使能增量編譯，在settings->CompilationProcessSettings->IncrementalCompilation中的IncrementalCompilation項選“FullincrementalQuartus7.09.010.0版需要，選擇NetlistOnly只保留一個后適配網(wǎng)表的最基本單元atom，而filesmif文件（MemoryInitializationFiles、導(dǎo)入的qxp文件等。synthesis當(dāng)在同一系列（devicefamily）此分區(qū)，或者只在源文件（sourcefile）中添加了些簡單的描述（comments）但其中的Advanced菜單下使能“Ignorechangesinsourcefilesandstrictlyusethespecifiednetlist，ifavailable”。講述如何導(dǎo)入qxp文件到頂層設(shè)計。對于頂層第或作為團隊一員的組員開發(fā)的分區(qū)可以作為一個設(shè)計分區(qū)封裝到qxp（QuartusIIExportedPartitionFile）文件中，并導(dǎo)入頂層設(shè)計。qxp文件是二（3）Logiclockqxp文件不包含設(shè)計文件（sourcedesignfilesfromtheoriginalproject。在導(dǎo)入qxp文件之前，需要先準(zhǔn)備好定義子設(shè)計層次的頂層設(shè)計的框架。頂層設(shè)計中要包括全局設(shè)置，比如器件的選擇、clock和器件IOports的全局設(shè)置、placeholdernetlist，如果分區(qū)包含關(guān)鍵時序路徑或可能產(chǎn)生資源，則可以使用Logiclock來約束分區(qū)在器件中的物理位置。如果子設(shè)計人員無法得到一個頂層工程的框架，使用Designpartition點擊Project菜單，選擇GenerateDesignPartitionScripts對于子設(shè)過這個PLL可以獲得時鐘頻率、相移、時延等特性。這樣在時序分析中可以更層設(shè)計，軟件只使用qxp里的后綜合網(wǎng)表同時像使用源文件那樣刪去未連接的比如網(wǎng)表類型指定為post-fit等?？梢姲裶xpdatabaseDesignPartitionAssignmentsWithintheExported一個單獨的instance。SynopsysDesignConstraintFilesfortheTimeQuestTimingSDC文件中的時序約束不添加到頂層設(shè)計中。故需要保證頂層設(shè)GlobalLogicLockRegionqxp作為源文件導(dǎo)入，Logiclock如果被導(dǎo)入的分區(qū)的網(wǎng)表類型設(shè)為post-fit，則不需要使用Logiclock來約束本節(jié)主要講述在獨立的工程中設(shè)計分區(qū)或作為第IP提供者的設(shè)計流程。一共五種情況。然后介紹對第設(shè)計如何添加SDC約束。1.3.4.1節(jié)宜作UsinganExportedPartitiontoSendtoaDesignWithoutIncludingSource只提供網(wǎng)表不提供HDL piledDesignBlocks(orHard-WiredMacros)for本流程講述如何輸出一個后綜合或布局（可選布線）信息的預(yù)編譯IP（有時可稱為硬核作為IPlocatonsDesigninginaTeam-Based最后，組長導(dǎo)入qxpEnablingDesignersonaTeamtoOptimize需要更仔細(xì)的規(guī)劃和資源分配，因為不同的designblocks是獨立開發(fā)的。 piledDesignBlocksforReuse”，但是本流程側(cè)重多個設(shè)計blocks并且組長可以提供部分信息。如果設(shè)計人員可以得到頂層設(shè)計，則使用“DesigninginaTeam-BasedEnvironment”流程。ResolvingAssignmentsDuring時序約束和頂層設(shè)計的不一樣或位置有變更等當(dāng)組長得到所有子設(shè)計的文件時，一個一個導(dǎo)入，當(dāng)全部導(dǎo)入完畢后，選擇所有分區(qū)，并選擇“tgttsts選項來導(dǎo)入他們。k設(shè)置時，可以使用如下方法如果不同設(shè)計的布局發(fā)生也可以把分區(qū)的“rn”“tPerformingDesignIterationsWithLower-LevelSDC文件是不會自動傳遞到頂層設(shè)計的。換句話說，想這樣做需SDC文件。一個包含全局約束，一個只包含特定分區(qū)的約束。比如，下圖的module_Atop_level_clk，作為頂層設(shè)計約束的SDC文件應(yīng)包含約束：create_clock-name{clk}-period3.000-waveform{0.0001.500}全局約partton這些約束由組長向組員傳遞，可以使用designpartitionscripts傳遞，但不能反向SDCclockcreation當(dāng)然還必須包含全局的timingexception全局的SC還要包括子設(shè)計端口的set_input_delay或set_output_dlay約束，子設(shè)計的子設(shè)計的SDC文件只包含影響對應(yīng)分區(qū)的約束。比如使用set_false_pathset_multicycle_pathSDC文件最后需要導(dǎo)出給組長，以便用此信息來合理約束布局、布線。DesignPartition（conectvt（herarch分區(qū)（partition）和實體（entity）的關(guān)系。并可以和Timequest、ChipPlanner連需要搞清楚一點，DesignPartitionPlanner展示的是設(shè)計的邏輯布局，ChipPlanner展示的是物理布局。兩者可以同時顯示，故我們可以綜合起來選擇最有DesignPartitionI/ODesign設(shè)計實體是DesignPartitionPlanner里最基本的設(shè)計單元。實體為長方形，實體頂部的彩色條表明DesignPartitionPlanner和ChipPlannerDesign色和DesignPartitionswindows里的顏色一致。Connectionsand體，選擇“ExractfromParentDesignPartitionPlanner自動繪制分區(qū)間的連線，failingpaths等時序相關(guān)的信息，需要先打開TimingData”。HierarchicalDesignPartition需要的是，為了完全體現(xiàn)DesignPartitionPlanner的效果，需要使用增量編譯及Timequest。觀察設(shè)實體選擇“ExtractfromParent→第二步：可以在BundleConfiguration選擇ShowTimingData。第四步：為了更具體的看連接，右鍵連接，選擇BundleProperties，如下圖減少編譯第一步：在DesignPartitionPlanner里計算每個分區(qū)大小，一般一個分區(qū)大約占總設(shè)計的15%-20%。待合適的時候（占總設(shè)計的15%-20%，再右鍵實體，選擇CreateDesign優(yōu)化設(shè)計跨分區(qū)的failingpaths。然后更改設(shè)置，按下面的步驟重編譯受影響的分區(qū)。第一步：使用Timequest進行一次時序分析。failingpathsnode的實體會顯示為紅色。為了具體識別每個實體的failingpaths，可以把他們從頂層設(shè)計實體拖拽到空白處。如果被拖拽出來的實體和頂層設(shè)計實體之間沒有failingpaths，表明其在被拖拽實體內(nèi)部，則當(dāng)然，如果因設(shè)計原因無法實現(xiàn)被拖拽實體中的failingpaths（保證他failingpaths，從最大負(fù)slack所在的分區(qū)開始入手優(yōu)先打開DesignPartitionsWindow，把最大負(fù)slackSourceFile，其余分區(qū)設(shè)為Empty然后使用QuartusFt（Strict，線結(jié)果ChipPlanner和DesignPartitionPlanner連調(diào)來同時分析邏輯分區(qū)第一步：全編譯設(shè)計。打開DesignPartitionPlannerChipPlanner，把task改為“DesignPartitionPlannerDesignPartitionPlanner。并打開鷹眼圖（Bird'sEyeView。如下圖。第二步：根據(jù)設(shè)計需要在DesignPartitionPlanner里拖拽實體，并參考ChipDesign工具是Logiclock。關(guān)鍵的分區(qū)，可以不使用designfloorplan。designfloorplan還可以防止適配器把一個分區(qū)分配到一個資源已經(jīng)幾Logiclock區(qū)域提供了一個合理的區(qū)域來進P3并編譯（區(qū)域分區(qū)網(wǎng)表類型設(shè)分區(qū)被分散在整個器件中；相比較，使用floorplan后的下圖有著更好的表現(xiàn)。Altera推薦對有時序關(guān)鍵路徑的分區(qū)使用Logiclock進行平面規(guī)雖然可以在設(shè)計流程的不同階段創(chuàng)建nlnl的時候也能創(chuàng)建，典型應(yīng)用是“在設(shè)計流程后期開始使用增量編譯”或者“為L仍需修改綜合的時區(qū)，在后期創(chuàng)建desgnoorpan不一定能收到好的效果。我們可以在Logiclock區(qū)域里排除一些特定的資源，如DSP和RAM等（Logiclock區(qū)域窗口右鍵，選LogiclockRegionsProperties，情況需要減少Logiclock區(qū)域的個數(shù)。使用designfloorplan來提高增量編譯的質(zhì)量。增量編譯不一定要使用floorplan，但是使用有如下好Designfloorplan可以防止適配器把一個分區(qū)放在已被其他分區(qū)使用掉logic，可以放置在器件的任意位置，無需使用designfloorplan。區(qū)域，包括頂層分區(qū)（頂層默認(rèn)為一個分區(qū)當(dāng)然如果對于在designfloorplanLogiclock區(qū)域?qū)Ψ謪^(qū)間的影響了然有一點很重要，如果使用Autosize和Floatinglocation作為一個起點，保證最后把Logiclock區(qū)域改為fixedsize和locked。這有助于時序收斂。般為75%。如果一個分區(qū)的網(wǎng)表類型（如post-fit）限制適配器必須保留結(jié)果，則大部因此只有把分區(qū)的網(wǎng)表類型改為post-synthesis或sourcefile，設(shè)計才使用新的引類似的，如果一個分區(qū)的位置是保留的（p ，并且分區(qū)分配了如果分區(qū)使用post-fit網(wǎng)表類型來限制分區(qū)布局或使用包含后適配信息的qxp文件，則對于Logiclock大小的改變也不會引起重新適配。改變一個Logiclock區(qū)域的Origin后，適配器按如下所列的操作移動EarlyTiming測的延時和運行全編譯后的最終結(jié)果相差在15%以內(nèi)。ProcessSettings里選擇EarlyTimingEstimate。有如下三個選項：創(chuàng)建designfloorplan時可以使用EarlyTimingEstimator來快速編譯設(shè)計，因為EarlyTimingEstimator有一個可以提供時序估算而不全編譯工程的特性。序報告定位關(guān)鍵時序路徑，如果需要可以更改designfloorplan。接著重新運行EarlyTimingEstimator來快速獲取designfloorplan或邏輯的變化帶來的影響，以為主要模塊創(chuàng)建design為一個模塊的不同時域創(chuàng)建design作為團隊的組長創(chuàng)建在了解和的基礎(chǔ)上，講述自上而下和自下而準(zhǔn)備工全編為導(dǎo)入做導(dǎo)入分Timing、引腳、Logiclock區(qū)域設(shè)置也一并導(dǎo)入。但全局設(shè)置不導(dǎo)入；Logiclocklocked，但如果有多個相同子設(shè)計導(dǎo)入，自動改為floating。使用增量WhenTimingPerformanceMayNotBeP條時序路徑上的典型值小于30ps。額外增加扇出也會影響時序表現(xiàn)。WhenPlacementandRoutingMayNotBeP可能導(dǎo)致兩個nodes分配到同一位置，適配器需要重新適配受影響的nodes。有布線，因為他們可能使用同一布線資源。適配器會通過對受影響的netsLogiclocknodes的相對位置SignalProbePinsandEngineeringChangeECO和SignalProbe信號的設(shè)置只有在ECO和SignalProbe的編譯下才有效。同時即使使用增量編譯并且有多個分區(qū)時，ECO和SignalProbe信號的設(shè)置的編譯過程中這些設(shè)置不會保留下來（無論網(wǎng)表類型或適配保存級別FitterLevel在子設(shè)計中獨立開發(fā)的分區(qū)其輸出網(wǎng)表包含了ECO和SignalProbe信號的設(shè)HDL代碼來對應(yīng)子設(shè)計的設(shè)置，網(wǎng)表可能無法在頂層設(shè)計中正常工把qxp導(dǎo)入頂層設(shè)計后，ECO改變不會再出現(xiàn)在ChangeManagerSignalTapII yzerinExported使能增量編譯后，可以不編譯整個設(shè)計而逐步添加調(diào)試邏輯logicfilter（1）fitting（2選用SignalTapII:pre-synthesis。如果沒有使能增量編譯，調(diào)試邏輯在ysisandElaboration階段添加，也SignalTapIISLD_HUB邏輯。但在頂層設(shè)計中可以添加任意nodes給SignalTapII，包括由qxp導(dǎo)入的分AssignmentsMadeinHDLSourceCodeinExported子設(shè)計分區(qū)中的IO單元和HDLsynthesisattribute的設(shè)置不出現(xiàn)在頂層設(shè)計的qsfAssignmentEditor中。因為這些設(shè)置被認(rèn)為是源網(wǎng)表的一部分。如DesignPartitionScriptSynopsysDesignConstraintFilesfortheTimeQuestinDesignPartition在使用Timequest約束編譯設(shè)計后，Tcl會為每個子設(shè)計產(chǎn)生一個sdc文件。這個只包括時鐘約束和最大（?。┭舆t約束，而不包括PLL的設(shè)置VirtualPinTimingAssignmentsinDesignPartition設(shè)計分區(qū)的使用INPUT_MAX_DELAY和OUTPUT_MAX_DELAY來另外，因為不知道時鐘延時，軟件假定worst-caseskew，即使路徑看上去比需要，可以把input（output）delay設(shè)為負(fù)值。RestrictionsonMegafunctionQuartusII不支持使用宏功能實例（megafunctioninstantiations）的分區(qū)。如file的分區(qū)。RegisterPackingandPartition軟件可以在編譯過程中自動實現(xiàn)寄存器打包（registerpacking，即如果同時LUT和FF，則可以放在一個LE中。然而當(dāng)使能增量編譯后，不同分區(qū)的邏輯打包，包括IOcells、DSPblocks、時序邏輯、unrelatedlogic。I/ORegister應(yīng)的IO寄存器在其他分區(qū)”