Verilog數(shù)字鐘課程設(shè)計(jì)

課程設(shè)計(jì)報(bào)告課程設(shè)計(jì)題目：數(shù)字鐘系統(tǒng)設(shè)計(jì)學(xué)號(hào)：2學(xué)生姓名：劉新強(qiáng)專(zhuān)業(yè)：通信工程班級(jí)：1421302指導(dǎo)教師：鐘凱2016年1月4日摘要FPGA（FieldProgrammableGateArray，現(xiàn)場(chǎng)可編程門(mén)陣列)，一種可編程邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。可編程邏輯器件的設(shè)計(jì)過(guò)程是利用EDA開(kāi)發(fā)軟件和編程和編程工具對(duì)器件進(jìn)行開(kāi)發(fā)的過(guò)程。通過(guò)modelsim軟件下采用verilog語(yǔ)言實(shí)現(xiàn)數(shù)字鐘系統(tǒng)設(shè)計(jì)，實(shí)現(xiàn)了以下幾個(gè)方面的功能：1.數(shù)字鐘基本計(jì)時(shí)功能2.數(shù)字鐘校時(shí)功能3.數(shù)字鐘系統(tǒng)報(bào)時(shí)功能關(guān)鍵詞：FPGA；VHDL；數(shù)字鐘一、FPGA及VHDL簡(jiǎn)介11、FPGA及簡(jiǎn)介2、VHDL簡(jiǎn)介二、課程設(shè)計(jì)的目的及要求1、教學(xué)目的22、教學(xué)要求3、數(shù)字鐘系統(tǒng)設(shè)計(jì)要求三、設(shè)計(jì)方案21、系統(tǒng)框圖2、模塊說(shuō)明四、仿真及實(shí)現(xiàn)31、數(shù)字鐘基本計(jì)時(shí)功能實(shí)現(xiàn)2、數(shù)字鐘校時(shí)功能實(shí)現(xiàn)3、數(shù)字鐘系統(tǒng)報(bào)時(shí)功能實(shí)現(xiàn)五、實(shí)驗(yàn)心得4六、參考文獻(xiàn)4七、代碼5一、FPGA及VHDL簡(jiǎn)介1、FPGA簡(jiǎn)介以硬件描述語(yǔ)言（Verilog或VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過(guò)簡(jiǎn)單的綜合及布局，快速的燒錄至FPGA上進(jìn)行測(cè)試，是現(xiàn)代IC設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來(lái)實(shí)現(xiàn)一些基本的邏輯門(mén)電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過(guò)可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來(lái)，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。FPGA一般來(lái)說(shuō)比ASIC（專(zhuān)用集成電路）的速度要慢，無(wú)法完成復(fù)雜的設(shè)計(jì)，但是功耗較低。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來(lái)改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開(kāi)發(fā)是在普通的FPGA上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類(lèi)似于ASIC的芯片上。另外一種方法是用CPLD（ComplexProgrammableLogicDevice，復(fù)雜可編程邏輯器件)。2、VHDL簡(jiǎn)介硬件描述語(yǔ)言已經(jīng)有幾十年的發(fā)展歷史，并且在系統(tǒng)的仿真、驗(yàn)證和設(shè)計(jì)、綜合等方面得到成功的應(yīng)用。目前常用的硬件描述語(yǔ)言有VHDL、VerilogHDL、ABEL等[2][3][4]。VHDL則起源于20世紀(jì)70年代末和80年代初，美國(guó)國(guó)防部提出的VHSIC計(jì)劃，目標(biāo)是為下一代集成電路的生產(chǎn)、實(shí)踐階段性的工藝極限和完成10萬(wàn)門(mén)級(jí)以上的電路設(shè)計(jì)而建立一種新的描述方法[5]。VHDL的英文全稱(chēng)為Very-High-SpeedIntegratedCircuitHardwareDescriptionLanguage,是IEEE標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，并且已經(jīng)成為系統(tǒng)描述的國(guó)際公認(rèn)標(biāo)準(zhǔn)，得到眾多EDA公司的支持。VHDL具有很多的優(yōu)點(diǎn)使它能夠被大多數(shù)人認(rèn)可，被廣泛應(yīng)用在邏輯電路的設(shè)計(jì)方面，并且成為了標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，其優(yōu)點(diǎn)如下：(1)功能強(qiáng)大和設(shè)計(jì)靈活。一個(gè)簡(jiǎn)潔的使用VHDL語(yǔ)言編寫(xiě)的程序就可以描述一個(gè)復(fù)雜的邏輯電路，因?yàn)閂HDL擁有強(qiáng)大的語(yǔ)言結(jié)構(gòu)[6]。VHDL多層次的設(shè)計(jì)描述功能可以有效地控制設(shè)計(jì)的實(shí)現(xiàn)，支持設(shè)計(jì)庫(kù)和可重復(fù)使用的元件生成，還支持多種設(shè)計(jì)方式，如層次化設(shè)計(jì)、模塊化設(shè)計(jì)和同步、異步和隨機(jī)電路設(shè)計(jì)。(2)及具體器件無(wú)關(guān)。用VHDL設(shè)計(jì)硬件電路時(shí)不用先確定設(shè)計(jì)要用到哪種器件，也不用特別熟悉器件的內(nèi)部結(jié)構(gòu)，這樣可以使設(shè)計(jì)人員專(zhuān)注于進(jìn)行系統(tǒng)設(shè)計(jì)。設(shè)計(jì)完成后，可以根據(jù)消耗的資源選擇合適的器件，而不造成資源的浪費(fèi)。(3)很強(qiáng)的移植能力。VHDL由很多不同的工具支持，同一個(gè)設(shè)計(jì)的程序可以在包括綜合工具、仿真工具、系統(tǒng)平臺(tái)等工具中使用。(4)強(qiáng)大的硬件描述能力。VHDL可以描述系統(tǒng)級(jí)電路和門(mén)級(jí)電路，而且描述方式多樣，可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以用其混合描述方式。同時(shí)，VHDL可以準(zhǔn)確地建立硬件電路模型，因?yàn)樗С謶T性延遲和傳輸延遲。VHDL的數(shù)據(jù)類(lèi)型很豐富，支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型，當(dāng)標(biāo)準(zhǔn)定義的數(shù)據(jù)類(lèi)型不能滿足用戶的需求時(shí)，用戶可以自己定義的所需要的數(shù)據(jù)類(lèi)型，增加了設(shè)計(jì)的自由度。(5)語(yǔ)法規(guī)范，易于共享。當(dāng)把用VHDL編寫(xiě)的代碼文件看作是程序時(shí)，它可以作為設(shè)計(jì)人員之間的交流內(nèi)容；當(dāng)把它看作是文檔時(shí)，可以作為簽約雙方的合同文本。VHDL易于共享的特點(diǎn)，使得大規(guī)模的協(xié)作開(kāi)發(fā)容易實(shí)現(xiàn)。同時(shí)，這些特點(diǎn)也促進(jìn)了VHDL的發(fā)展和完善。綜上所述，VHDL有很多其他的硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。但是，VHDL仍然存在一些缺點(diǎn)，主要是3個(gè)方面。(1)要求設(shè)計(jì)者對(duì)硬件電路知識(shí)甚至是芯片結(jié)構(gòu)方面的知識(shí)了解較多。應(yīng)該擺脫一般的高級(jí)語(yǔ)言程