在14nm節(jié)點下電路設(shè)計挑戰(zhàn)

在以往的工藝變化過程中，已經(jīng)出現(xiàn)了工藝水平提高不成比例的問題。在工藝水平從22nm到14nm的變化過程中，該問題顯得更加突出。為了讓工藝水平提高后的器件具有更好的性能，F(xiàn)ET結(jié)構(gòu)已經(jīng)從根本上發(fā)生了改變。因此，在諸如高性能處理器等領(lǐng)域的數(shù)字電路設(shè)計人員將面臨新的挑戰(zhàn)。在設(shè)計高可靠性和高速的設(shè)備時，我們需要明確新的設(shè)計約束和新的設(shè)計方法。此外，器件之間的金屬互聯(lián)線也受到了影響?；ヂ?lián)線的RC隨著工藝水平的變化增大，因此，在該方面，我們同樣需要新的工具和方法來保證設(shè)計的可靠性。1、 傳統(tǒng)工藝改進方式的瓶頸Dennard的CMOS工藝變化模型，描述并預(yù)測了COMS的工藝變化情況，該模型在工業(yè)界已經(jīng)使用了很多年。但是，該模型也有其一定的局限性。圖1描述了供電電壓和特征尺寸之間典型的關(guān)系曲線。該圖表明，由于柵極電介質(zhì)和亞閾值漏流并沒有成比例減少，供電電壓曲線開始趨于平緩。實際上，目前許多高性能的設(shè)計為了保證其設(shè)計產(chǎn)品的性能，不得不采用這種所謂的標準設(shè)計方法。這使得由于器件某些技術(shù)沒有相應(yīng)的調(diào)整帶來的問題更加嚴重，尤其是在功耗、功耗密度和可靠性方面更是受到了廣泛的關(guān)注。為了在22nm后進一步縮小工藝尺寸，器件可能需要采用一種新的結(jié)構(gòu)?？蛇x的結(jié)構(gòu)包括耗盡型ETSOI和耗盡型雙柵、三柵fin結(jié)構(gòu)。這些結(jié)構(gòu)會給設(shè)計者帶來新的挑戰(zhàn)，但同樣，這也是新的機遇。即使在最好的情況下，變化后的RC常量，隨著設(shè)備速度的提高，互聯(lián)線也會受到工藝尺寸變化的影響。工業(yè)界采用了銅線作為主要材料，并且使用越來越低的介電常數(shù)來維持線的性能和降低芯片功耗。但是，為了使情況更好，似乎線應(yīng)該具有更高的電阻，因為是勢壘層和有限的尺寸會產(chǎn)生嚴重的影響。介電常數(shù)不但不應(yīng)該降低，反而應(yīng)該變大，以防止注入TDDB之類效應(yīng)的影響。這同樣是工藝水平?jīng)]有相應(yīng)變化導(dǎo)致的問題，因為由未調(diào)整的電壓引起的電場會在特征尺寸縮小會增加。在片級，芯片尺寸可能不但不會隨著工藝水平增加而減小，反而可能會增加，因為芯片設(shè)計者會提高芯片密度來集成更多的芯核，實現(xiàn)更多的功能。大致相同的功耗分配這一問題意味著芯片的功耗密度需要保持恒定，因為只有在恒定的功耗密度下，才能對電路和器件的性能進行有效的衡量。從上述的器件層的非調(diào)整問題可以看出，在恒定的功耗密度下，電路和器件性能增加的空間不大，如圖2所示。這些現(xiàn)象表明，在未來設(shè)計工具和設(shè)計方法會繼續(xù)關(guān)注如何有效地使用更多數(shù)量的晶體管，而不關(guān)注與如何提高其頻率。壓縮功耗的設(shè)計會變得更加重要，因為功耗上的收益會直接提高芯片的性能。未來的設(shè)計可能會更加關(guān)注于局部高功耗密度電路，因為能量問題一直以來都是性能關(guān)鍵電路、高活動性電路所關(guān)注的。這些具有高功耗密度的局部區(qū)域會帶來對更加成熟的分析工具的需求，來保證設(shè)計方法的正確性。本文接下來會探索各種關(guān)于器件和互聯(lián)線工藝調(diào)整的設(shè)計上的問題，以及一些在可靠性方面面臨的挑戰(zhàn)。需要注意的是，在物理領(lǐng)域可能會有很多重大的不同，因為光刻技術(shù)已經(jīng)到了它的極限，因此新的設(shè)計約束變得非常必要，包括對在設(shè)計模式上的各種約束。但是這些問題并沒有在本文中進行論述。2、 新型的完全耗盡型器件在14nm工藝水平下的這種新的完全耗盡型器件結(jié)構(gòu)會給設(shè)計者帶來許多便利。在該結(jié)構(gòu)下，RDF差異有望得到改善。同樣，亞閾值坡度同樣會得到改善，傾向于使用更低的器件閾值電壓，而更低的閾值電壓會反過來促進低電壓操作。對于已經(jīng)從事SOI設(shè)計的設(shè)計者來說，原有的負面影響在新型全耗盡器件中將不再出現(xiàn)。但是，設(shè)計者仍然面臨著許多問題。對于fin結(jié)構(gòu)來說，預(yù)計器件的閾值電壓對fin的厚度非常敏感，一般來說fin的厚度每變化1nm，閾值電壓將發(fā)生30mV的變化；同樣的，閾值電壓也依賴于finFET結(jié)構(gòu)其它精確參數(shù)設(shè)計。因此，除了柵極寬度會受到正常的邊緣粗燥度影響之外，fin的寬度的也會受到LER的影響。此外，對于finFET來說，即使一個很寬的器件，也常常是許多窄器件的在平面上并聯(lián)的集合，這些窄器件的寬度與fin的厚度，以及其它窄寬效應(yīng)相關(guān)。最后，在構(gòu)造3維結(jié)構(gòu)方面，源極設(shè)計可能會需要有一些新的變化?？偟膩碚f，finFET或三柵結(jié)構(gòu)的變化看起來與傳統(tǒng)的平面設(shè)備有顯著地不同。設(shè)計者需要明確了解這些變化，并將這些變化包括進器件模型和電路模擬工具中。使用fin結(jié)構(gòu)同樣意味著需要量化器件的寬度，因為我們一般使用整數(shù)個fin。對于這些習(xí)慣使用多閾值設(shè)計技術(shù)來降低泄露功耗的設(shè)計者來說，器件的大小會近一步受到限制，這是因為器件的閾值電壓的初始化設(shè)計將由門的功能決定，并且不再受到摻雜度變化的影響。圖3中描述了這些限制。不同的溝道長度將可能會改變這些限制約束，但是它并不能提供同樣的關(guān)閉電流調(diào)整范圍來獲得多個閾值點。對于ETSOI器件來說，硅膜的厚度是一個關(guān)鍵因素，即使是1nm的厚度變化會對短溝道設(shè)備的閾值電壓對短溝道設(shè)備的閾值電壓產(chǎn)生嚴重的影響。與finFET結(jié)構(gòu)，ETSOI器件可能會避免許多量化因素的影響，但在多VT設(shè)計上會有同樣的限制。（第一個相同點時厚度對電壓影響很大）FinFET和ETSOI的另一個共同點在于柵-源/漏的寄生電容會增加，也就是米勒電容會增大。圖4對finFET進行了描述。該結(jié)構(gòu)采用了新的源/漏連接方式，而且電容連接到更大的柵極上。圖4以及更多的定量分析可以證明這個觀點。ETSOI的覆蓋電容會隨著源/漏面積的升高而增加，盡管源/漏在以離散形式升高時，能夠減小這種效應(yīng)。最終這些效應(yīng)的影響程度，依賴于具體的器件結(jié)構(gòu)。而且好的設(shè)計似乎能夠盡量降低這些影響。但是，這些結(jié)構(gòu)可能會帶來許多意外的寄生電容或電阻方面的問題。這些問題可能不光會對功耗/性能產(chǎn)生影響，同樣會潛在的導(dǎo)致模式依賴的開關(guān)時間的增加、導(dǎo)致靜態(tài)時序模型和噪聲等方面的問題。3、 互聯(lián)線方面的挑戰(zhàn)在14nm工藝下，設(shè)計者將面臨更嚴重的關(guān)聯(lián)線問題的挑戰(zhàn)。即使假設(shè)電容處在最好的調(diào)整情況下，即電容與布線間距成比例調(diào)整，沒有非理想化的新約束出現(xiàn)，預(yù)計互聯(lián)線的RC值也會大幅度增加。這對于新的工藝設(shè)計來說是難以容忍的，因為這將限制新技術(shù)對器件性能的提高程度。圖5展示了ITRS2010對于RC變化的預(yù)測路線圖。從圖中可以明顯看出，散射效應(yīng)和勢壘區(qū)的非成比例縮小對線阻的影響。圖5中的曲線還假設(shè)了有效的介電常數(shù)在持續(xù)減小。但是，隨著特征尺寸的減少，許多原本具有高介電常數(shù)的勢壘區(qū)不會隨之降低其介電常數(shù)，因此它們在抗TDDB效應(yīng)以及其它影響可靠性的因素上會變?nèi)酢＿@種情況又促使設(shè)計者不得不采用更穩(wěn)定的、介電常數(shù)更高的新材料。圖5同樣展示了在介電常數(shù)不減少的情況下，RC的變化情況。很顯然，這種情況過于樂觀。面對這些有RC增加而導(dǎo)致的各種挑戰(zhàn)，如何調(diào)整互聯(lián)線設(shè)計以及改進設(shè)計工具，以獲得更好的性能，變得非常重要，更不用說在技術(shù)/設(shè)計方面的協(xié)同優(yōu)化。底層的雙模式設(shè)計使該工作變得更加困難。在另一方面，由于持續(xù)增加的片上功耗密度和不斷降低的供電電壓的影響，上層金屬似乎不會受到其厚度和布線間距的影響。這些情況表明，在高性能設(shè)計中，線的層數(shù)會不斷增加，這既使得設(shè)計者要優(yōu)化設(shè)計方法，采用較少的互聯(lián)線，以達到限制線層數(shù)增長、減緩制造成本和復(fù)雜度的增長。4、 互聯(lián)線的可靠性隨著銅線尺寸的縮小，它的生命周期也受到恒定電流密度的影響，以某種方式持續(xù)降低。圖6采用了ITRS關(guān)于線寬和厚度的數(shù)據(jù)，以及文獻［29］中的方法，繪制了生命期降低趨勢的曲線圖。圖中數(shù)據(jù)單位是與2009數(shù)據(jù)的比例方式給出的。同時，由于供電電壓沒有縮小，線上的驅(qū)動電流增加。途中關(guān)于電流密度的計算，是基于頻率和電壓保持不變、電阻以一種理想的方式縮小的假設(shè)。新材料和技術(shù)可以很好提高銅線的可靠性，但是會增加電阻、降低性能，并可能增加線的熱效應(yīng)。由I2R焦耳熱導(dǎo)致的互聯(lián)線局部過熱在高速設(shè)計中將成為一個更加嚴重的問題。這些都是由于上述討論的線上電阻增加，和具有低介電常數(shù)、低熱傳導(dǎo)性材料的使用導(dǎo)致的。高開關(guān)活動的密集網(wǎng)絡(luò)區(qū)域會在很小的區(qū)域內(nèi)產(chǎn)生很高的功耗。從上述現(xiàn)象可知：由于晶體管集成密度和功耗密度的增加，互聯(lián)線將面臨嚴重的可靠性問題；同時，持續(xù)增加的溫度將使互聯(lián)線的使用時間迅速降低。這就更需要成熟的新熱量模型工具和技術(shù)