第7章 組合邏輯電路

計(jì)算機(jī)電路基礎(chǔ)第七章組合邏輯電路 7.1概述 7.3加法器和奇偶校驗(yàn)器 7.4編碼器和譯碼器 7.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器 7.6用中、大規(guī)模集成電路實(shí)現(xiàn)組合 邏輯電路 7.2組合邏輯電路的分析與設(shè)計(jì)方法 退出第7章組合邏輯電路組合電路：輸出僅由輸入決定，與電路當(dāng)前狀態(tài)無關(guān)；電路結(jié)構(gòu)中無反饋環(huán)路（無記憶）7.1概述 7.2.1組合邏輯電路的分析方法 7.2.2組合邏輯電路的設(shè)計(jì)方法 退出7.2組合邏輯電路的基本分析與設(shè)計(jì)方法邏輯圖邏輯表達(dá)式

1

1最簡與或表達(dá)式化簡

2

2從輸入到輸出逐級(jí)寫出德.摩根定理7.2.1組合邏輯電路的分析方法最簡與或表達(dá)式

3真值表

3

4電路的邏輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。所以這個(gè)電路實(shí)際上是一種3人表決用的組合電路：只要有2票或3票同意，表決就通過。

47.2.1組合邏輯電路的分析方法邏輯圖邏輯表達(dá)式最簡與或表達(dá)式分析方法實(shí)例真值表用與非門實(shí)現(xiàn)電路的輸出Y只與輸入A、B有關(guān)，而與輸入C無關(guān)。Y和A、B的邏輯關(guān)系為：A、B中只要一個(gè)為0，Y=1；A、B全為1時(shí)，Y=0。所以Y和A、B的邏輯關(guān)系為與非運(yùn)算的關(guān)系。電路的邏輯功能

對(duì)于比較復(fù)雜的組合邏輯電路，為了分析方便期間，可以設(shè)一些中間變量，采用從輸出開始的方法，向前（即向輸入端）逐級(jí)寫出電路的邏輯表達(dá)式，然后再按前述方法進(jìn)行分析。即：簡單電路由輸入向輸出逐級(jí)進(jìn)行；復(fù)雜電路增設(shè)中間變量，由輸出向輸入逐級(jí)進(jìn)行。復(fù)雜組合邏輯電路的分析：設(shè)計(jì)步驟：（1）進(jìn)行邏輯抽象確定輸入、輸出信號(hào)之間的因果關(guān)系，設(shè)定變量，并進(jìn)行狀態(tài)賦值。（2）列真值表把變量的各種取值和相應(yīng)的函數(shù)值，以表格形式一一列出，而變量取值順序則常按二進(jìn)制數(shù)遞增排列，也可按循環(huán)碼排列。（3）進(jìn)行化簡輸入變量比較少時(shí)，可以用卡諾圖化簡；輸入變量比較多用卡諾圖化簡不方便時(shí)，可以用公式法化簡。（4）畫邏輯圖變換最簡與或表達(dá)式成所需的表達(dá)式，根據(jù)最簡式畫出邏輯圖。7.2.2組合邏輯電路的設(shè)計(jì)方法真值表電路功能描述例1：設(shè)計(jì)一個(gè)樓上、樓下開關(guān)的控制邏輯電路來控制樓梯上的路燈，使之在上樓前，用樓下開關(guān)打開電燈，上樓后，用樓上開關(guān)關(guān)滅電燈；或者在下樓前，用樓上開關(guān)打開電燈，下樓后，用樓下開關(guān)關(guān)滅電燈。設(shè)樓上開關(guān)為A，樓下開關(guān)為B，燈泡為Y。并設(shè)A、B閉合時(shí)為1，斷開時(shí)為0；燈亮?xí)rY為1，燈滅時(shí)Y為0。根據(jù)邏輯要求列出真值表。

1窮舉法

1設(shè)計(jì)方法實(shí)例1

2邏輯表達(dá)式或卡諾圖最簡與或表達(dá)式化簡

3

2已為最簡與或表達(dá)式

4邏輯變換

5邏輯電路圖用與非門實(shí)現(xiàn)用異或門實(shí)現(xiàn)真值表電路功能描述例2：用與非門設(shè)計(jì)一個(gè)舉重裁判表決電路。設(shè)舉重比賽有3個(gè)裁判，一個(gè)主裁判和兩個(gè)副裁判。杠鈴?fù)耆e上的裁決由每一個(gè)裁判按一下自己面前的按鈕來確定。只有當(dāng)兩個(gè)或兩個(gè)以上裁判判明成功，并且其中有一個(gè)為主裁判時(shí)，表明成功的燈才亮。設(shè)主裁判為變量A，副裁判分別為B和C；表示成功與否的燈為Y，根據(jù)邏輯要求列出真值表。

1窮舉法

1

2

2邏輯表達(dá)式設(shè)計(jì)方法實(shí)例2

3卡諾圖最簡與或表達(dá)式化簡

4

5邏輯變換

6邏輯電路圖

3化簡

4111Y=AB+AC

5

6本節(jié)小結(jié)組合電路的特點(diǎn)：在任何時(shí)刻的輸出只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等5種方法來描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。組合電路的分析步驟：邏輯圖→寫出邏輯表達(dá)式→邏輯表達(dá)式化簡→列出真值表→邏輯功能描述。組合電路的設(shè)計(jì)步驟：列出真值表→寫出邏輯表達(dá)式或畫出卡諾圖→邏輯表達(dá)式化簡和變換→畫出邏輯圖。在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。 退出 7.3.1加法器 7.3.2奇偶校驗(yàn)器7.3加法器和奇偶校驗(yàn)器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。加數(shù)本位的和向高位的進(jìn)位7.3.1加法器——（1）半加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai、Bi：加數(shù)Ci-1：低位來的進(jìn)位Si：本位的和Ci：向高位的進(jìn)位7.3.1加法器——（2）全加器全加器的邏輯圖和邏輯符號(hào)用與門和或門實(shí)現(xiàn)先求Si和Ci。為此，合并值為0的最小項(xiàng)。再取反，得：用與或非門實(shí)現(xiàn)實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、4位串行進(jìn)位加法器構(gòu)成：把n位全加器串聯(lián)起來，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入。特點(diǎn)：進(jìn)位信號(hào)是由低位向高位逐級(jí)傳遞的，速度不高。7.3.1加法器——（3）加法器2、并行進(jìn)位加法器（超前進(jìn)位加法器）進(jìn)位生成項(xiàng)進(jìn)位傳遞條件進(jìn)位表達(dá)式和表達(dá)式4位超前進(jìn)位加法器遞推公式超前進(jìn)位發(fā)生器加法器的級(jí)連集成二進(jìn)制4位超前進(jìn)位加法器1、8421BCD碼轉(zhuǎn)換為余3碼BCD碼+0011=余3碼2、二進(jìn)制并行加法/減法器C0-1＝0時(shí)，B0=B，電路執(zhí)行A＋B運(yùn)算；C0-1＝1時(shí)，B1=B，電路執(zhí)行A－B=A+B運(yùn)算。加法器的應(yīng)用能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。本節(jié)小結(jié)在計(jì)算機(jī)工作的過程中，數(shù)據(jù)經(jīng)常會(huì)存取、運(yùn)算和傳遞，這個(gè)過程中難免會(huì)發(fā)生錯(cuò)誤，在數(shù)字信息碼上附加校驗(yàn)碼來進(jìn)行檢測，這樣可以及時(shí)發(fā)現(xiàn)錯(cuò)誤加以糾正。原理：在一組二進(jìn)制數(shù)碼之后加一位奇偶校驗(yàn)碼，讓一組數(shù)碼中1的個(gè)數(shù)為奇數(shù)或偶數(shù)。實(shí)現(xiàn)：用異或門可以完成奇偶校驗(yàn)的功能。對(duì)參加校驗(yàn)各數(shù)碼進(jìn)行異或運(yùn)算后，根據(jù)運(yùn)算結(jié)果就可以判斷奇偶性。7.3.2奇偶校驗(yàn)器中規(guī)模集成奇偶校驗(yàn)器有CT74180等，見P183－圖7.3.8奇偶校驗(yàn)器的應(yīng)用 7.4.1編碼器 7.4.2譯碼器 退出7.4編碼器和譯碼器 7.4.3顯示譯碼器實(shí)現(xiàn)編碼操作的電路稱為編碼器。1、二進(jìn)制編碼器（1）3位二進(jìn)制編碼器輸入8個(gè)互斥的信號(hào)輸出3位二進(jìn)制代碼真值表7.4.1編碼器邏輯表達(dá)式邏輯圖1、二進(jìn)制編碼器（2）3位二進(jìn)制優(yōu)先編碼器在優(yōu)先編碼器中優(yōu)先級(jí)別高的信號(hào)排斥級(jí)別低的，即具有單方面排斥的特性。設(shè)I7的優(yōu)先級(jí)別最高，I6次之，依此類推，I0最低。真值表1、二進(jìn)制編碼器邏輯表達(dá)式1、二進(jìn)制編碼器邏輯圖8線|3線優(yōu)先編碼器如果要求輸出、輸入均為反變量，則只要在圖中的每一個(gè)輸出端和輸入端都加上反相器就可以了。1、二進(jìn)制編碼器（3）集成3位二進(jìn)制優(yōu)先編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148ST為使能輸入端，低電平有效。YS為使能輸出端，通常接至低位芯片的端。YS和ST配合可以實(shí)現(xiàn)多級(jí)編碼器之間的優(yōu)先級(jí)別的控制。YEX為擴(kuò)展輸出端，是控制標(biāo)志。YEX

＝0表示是編碼輸出；YEX

＝1表示不是編碼輸出。1、二進(jìn)制編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148的真值表輸入：邏輯0(低電平）有效輸出：邏輯0(低電平）有效1、二進(jìn)制編碼器集成3位二進(jìn)制優(yōu)先編碼器74LS148的級(jí)聯(lián)16線—4線優(yōu)先編碼器1、二進(jìn)制編碼器（1）8421BCD碼編碼器輸入10個(gè)互斥的數(shù)碼輸出4位二進(jìn)制代碼真值表2、二-十進(jìn)制編碼器邏輯表達(dá)式邏輯圖2、二-十進(jìn)制編碼器（2）8421BCD碼優(yōu)先編碼器真值表2、二-十進(jìn)制編碼器邏輯表達(dá)式2、二-十進(jìn)制編碼器邏輯圖10線—4線優(yōu)先編碼器（3）集成10線-4線優(yōu)先編碼器輸入端和輸出端都是低電平有效2、二-十進(jìn)制編碼器1、常用的二－十進(jìn)制編碼8421碼余3碼2421碼5211碼余3循環(huán)碼右移循環(huán)碼2、循環(huán)碼3、ISO編碼4、ANSCII碼3、幾種常見編碼把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。1、二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部狀態(tài)，故又稱為變量譯碼器。 7.4.2譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。（1）3位二進(jìn)制譯碼器真值表輸入：3位二進(jìn)制代碼輸出：8個(gè)互斥的信號(hào)1、二進(jìn)制譯碼器邏輯表達(dá)式邏輯圖電路特點(diǎn)：與門組成的陣列3線—8線譯碼器1、二進(jìn)制譯碼器（2）集成二進(jìn)制譯碼器74LS138A2、A1、A0為二進(jìn)制譯碼輸入端，為譯碼輸出端（低電平有效），G1、、為選通控制端。當(dāng)G1＝1、時(shí)，譯碼器處于工作狀態(tài)；當(dāng)G1＝0、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。1、二進(jìn)制譯碼器真值表輸入：自然二進(jìn)制碼輸出：低電平有效1、二進(jìn)制譯碼器（3）74LS138的級(jí)聯(lián)1、二進(jìn)制譯碼器二—十進(jìn)制譯碼器的輸入是十進(jìn)制數(shù)的4位二進(jìn)制編碼（BCD碼），分別用A3、A2、A1、A0表示；輸出的是與10個(gè)十進(jìn)制數(shù)字相對(duì)應(yīng)的10個(gè)信號(hào)，用Y9～Y0表示。由于二—十進(jìn)制譯碼器有4根輸入線，10根輸出線，所以又稱為4線—10線譯碼器。（1）8421BCD碼譯碼器把二—十進(jìn)制代碼翻譯成10個(gè)十進(jìn)制數(shù)字信號(hào)的電路，稱為二—十進(jìn)制譯碼器。2、二—十進(jìn)制譯碼器真值表2、二—十進(jìn)制譯碼器邏輯表達(dá)式-完全編碼方案邏輯圖2、二—十進(jìn)制譯碼器將與門換成與非門，則輸出為反變量，即為低電平有效。2、二—十進(jìn)制譯碼器（2）集成8421BCD碼譯碼器74LS422、二—十進(jìn)制譯碼器

用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣的形式直觀地顯示出來的電路，稱為顯示譯碼器。1、數(shù)碼顯示器7.4.3顯示譯碼器1、數(shù)碼顯示器b=c=f=g=1，a=d=e=0時(shí)c=d=e=f=g=1，a=b=0時(shí)共陰極1、數(shù)碼顯示器真值表僅適用于共陰極LED真值表2、顯示譯碼器a的卡諾圖2、顯示譯碼器b的卡諾圖c的卡諾圖2、顯示譯碼器d的卡諾圖e的卡諾圖2、顯示譯碼器f的卡諾圖g的卡諾圖2、顯示譯碼器邏輯表達(dá)式2、顯示譯碼器邏輯圖2、顯示譯碼器引腳排列圖3、集成顯示譯碼器74LS48功能表3、集成顯示譯碼器74LS48輔助端功能：

用二進(jìn)制代碼表示特定對(duì)象的過程稱為編碼；實(shí)現(xiàn)編碼操作的電路稱為編碼器。編碼器分二進(jìn)制編碼器和十進(jìn)制編碼器，各種編碼器的工作原理類似，設(shè)計(jì)方法也相同。集成二進(jìn)制編碼器和集成十進(jìn)制編碼器均采用優(yōu)先編碼方案。

譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法基本相同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用4線—16線譯碼器還可實(shí)現(xiàn)BCD碼到十進(jìn)制碼的變換。本節(jié)小結(jié) 7.5.1數(shù)據(jù)選擇器 7.5.2數(shù)據(jù)分配器 退出7.5數(shù)據(jù)選擇器和數(shù)據(jù)分配器 7.5.1數(shù)據(jù)選擇器真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)由地址碼決定從４路輸入中選擇哪１路輸出。邏輯圖 7.5.1數(shù)據(jù)選擇器集成雙4選1數(shù)據(jù)選擇器74LS153選通控制端S為低電平有效，即S=0時(shí)芯片被選中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，Y≡0。集成數(shù)據(jù)選擇器 7.5.1數(shù)據(jù)選擇器集成8選1數(shù)據(jù)選擇器74LS151 7.5.1數(shù)據(jù)選擇器74LS151的真值表 7.5.1數(shù)據(jù)選擇器數(shù)據(jù)選擇器的擴(kuò)展 7.5.1數(shù)據(jù)選擇器由地址碼決定將輸入數(shù)據(jù)Ｄ送給哪１路輸出。真值表邏輯表達(dá)式地址變量輸入數(shù)據(jù)7.5.2數(shù)據(jù)分配器1、1路—4路數(shù)據(jù)分配器邏輯圖7.5.2數(shù)據(jù)分配器把二進(jìn)制譯碼器的使能端作為數(shù)據(jù)輸入端，二進(jìn)制代碼輸入端作為地址碼輸入端，則帶使能端的二進(jìn)制譯碼器就是數(shù)據(jù)分配器。由74LS138構(gòu)成的1路-8路數(shù)據(jù)分配器數(shù)據(jù)輸入端G1=1G2A=0地址輸入端2、集成數(shù)據(jù)分配器及其應(yīng)用7.5.2數(shù)據(jù)分配器數(shù)據(jù)分配器的應(yīng)用數(shù)據(jù)分配器和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)分時(shí)傳送系統(tǒng)7.5.2數(shù)據(jù)分配器數(shù)據(jù)選擇器能夠從不同地址的多路數(shù)字信息中，選出所需要的一路作為輸出的組合邏輯電路。至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。數(shù)據(jù)分配器的邏輯功能是將1個(gè)輸入數(shù)據(jù)傳送到多個(gè)輸出端中的1個(gè)輸出端，具體傳送到哪一個(gè)輸出端，是由一組選擇控制信號(hào)確定。數(shù)據(jù)分配器經(jīng)常和數(shù)據(jù)選擇器一起構(gòu)成數(shù)據(jù)傳送系統(tǒng)。其主要特點(diǎn)是可以用很少幾根線實(shí)現(xiàn)多路數(shù)字信息的分時(shí)傳送。本節(jié)小結(jié) 退出 7.6.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路 7.6.2用譯碼器實(shí)現(xiàn)組合邏輯電路7.6用中、大規(guī)模集成電路實(shí)現(xiàn)組合邏輯電路基本原理數(shù)據(jù)選擇器的主要特點(diǎn)：（1）具有標(biāo)準(zhǔn)與或表達(dá)式的形式。即：（2）提供了地址變量的全部最小項(xiàng)。（3）一般情況下，Di

可以當(dāng)作一個(gè)變量處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di

來選擇地址變量組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。7.6.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路基本步驟確定數(shù)據(jù)選擇器確定地址變量

2

1n個(gè)地址變量的數(shù)據(jù)選擇器，不需要增加門電路，最多可實(shí)現(xiàn)n＋1個(gè)變量的函數(shù)。3個(gè)變量，選用4選1數(shù)據(jù)選擇器。A1=A、A0=B邏輯函數(shù)

1選用74LS153

274LS153有兩個(gè)地址變量。7.6.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路求Di

3（1）公式法函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式：4選1數(shù)據(jù)選擇器輸出信號(hào)的表達(dá)式：比較L和Y，得：

37.6.1用數(shù)據(jù)選擇器實(shí)現(xiàn)組合