EDA技術(shù)實用教程(潘松第5版)第10章-狀態(tài)機設(shè)計

EDA技術(shù)實用教程第10章有限狀態(tài)機設(shè)計10.1VHDL狀態(tài)機的一般形式10.1.1用戶自定義數(shù)據(jù)類型定義語句TYPE語句用法如下：TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義OF基本數(shù)據(jù)類型;或TYPE數(shù)據(jù)類型名IS數(shù)據(jù)類型定義;以下列出了兩種不同的定義方式：TYPEst1ISARRAY(0TO15)OFSTD_LOGIC;TYPEweekIS(sun，mon，tue，wed，thu，fri，sat);10.1VHDL狀態(tài)機的一般形式10.1.1用戶自定義數(shù)據(jù)類型定義語句TYPEm_stateIS(st0，st1，st2，st3，st4，st5);SIGNALpresent_state，next_state:m_state;布爾數(shù)據(jù)類型的定義語句是：TYPEBOOLEANIS（FALSE，TRUE）；TYPEmy_logicIS('1'，'Z'，'U'，'0');SIGNALs1:my_logic;s1<='Z';10.1VHDL狀態(tài)機的一般形式10.1.1用戶自定義數(shù)據(jù)類型定義語句子類型SUBTYPE的語句格式如下：SUBTYPE子類型名IS基本數(shù)據(jù)類型RANGE約束范圍;

SUBTYPEdigitsISINTEGERRANGE0to9;10.1.1狀態(tài)機的特點與優(yōu)勢10.1VHDL狀態(tài)機的一般形式有限狀態(tài)機克服了純硬件數(shù)字系統(tǒng)順序方式控制不靈活的缺點。狀態(tài)機的結(jié)構(gòu)模式相對簡單。狀態(tài)機容易構(gòu)成性能良好的同步時序邏輯模塊。狀態(tài)機的VHDL表述豐富多樣。在高速運算和控制方面，狀態(tài)機更有其巨大的優(yōu)勢。就可靠性而言，狀態(tài)機的優(yōu)勢也是十分明顯的。10.1.2狀態(tài)機的一般結(jié)構(gòu)10.1VHDL狀態(tài)機的一般形式1.說明部分2.主控時序進程圖10-1

一般狀態(tài)機結(jié)構(gòu)框圖工作示意圖ARCHITECTURE...ISTYPEFSM_STIS(s0，s1，s2，s3);SIGNALcurrent_state,next_state:FSM_ST;...主控時序進程，只負責將當前狀態(tài)轉(zhuǎn)換為下一狀態(tài)主控組合進程，決定下一個狀態(tài)為哪個狀態(tài)以及輸出結(jié)果。3.主控組合進程10.1.2狀態(tài)機的一般結(jié)構(gòu)

主控組合進程的任務是根據(jù)外部輸入的控制信號（包括來自狀態(tài)機外部的信號和來自狀態(tài)機內(nèi)部其它非主控的組合或時序進程的信號），或（和）當前狀態(tài)的狀態(tài)值確定下一狀態(tài)（next_state）的取向，即next_state的取值內(nèi)容，以及確定對外輸出或?qū)?nèi)部其它組合或時序進程輸出控制信號的內(nèi)容。4.輔助進程

用于配合狀態(tài)機工作的組合進程或時序進程?！纠?0-1】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYs_machineISPORT(clk,reset:INSTD_LOGIC;state_inputs:INSTD_LOGIC_VECTOR(0TO1);comb_outputs:OUTINTEGERRANGE0TO15);ENDs_machine;ARCHITECTUREbehvOFs_machineISTYPEFSM_STIS(s0,s1,s2,s3);SIGNALcurrent_state,next_state:FSM_ST;BEGINREG:PROCESS(reset,clk)BEGINIFreset='1'THENcurrent_state<=s0;ELSIFclk='1'ANDclk'EVENTTHENcurrent_state<=next_state;ENDIF;ENDPROCESS;

接下頁10.1.2狀態(tài)機的一般結(jié)構(gòu)COM:PROCESS(current_state,state_Inputs)BEGINCASEcurrent_stateISWHENs0=>comb_outputs<=5;IFstate_inputs="00"THENnext_state<=s0;ELSEnext_state<=s1;ENDIF;WHENs1=>comb_outputs<=8;IFstate_inputs="00"THENnext_state<=s1;ELSEnext_state<=s2;ENDIF;WHENs2=>comb_outputs<=12;IFstate_inputs="11"THENnext_state<=s0;ELSEnext_state<=s3;ENDIF;WHENs3=>comb_outputs<=14;IFstate_inputs="11"THENnext_state<=s3;ELSEnext_state<=s0;ENDIF;ENDcase;ENDPROCESS;ENDbehv;接上頁10.2Moore型有限狀態(tài)機的設(shè)計從狀態(tài)機的信號輸出方式分，有Mealy和Moore型兩類狀態(tài)機：

Mealy型狀態(tài)機的輸出是當前狀態(tài)和所有輸入信號的函數(shù)。它的輸出是在輸入變化后立即發(fā)生的，不依賴時鐘的同步，屬于同步輸出狀態(tài)機；

Moore型狀態(tài)機的輸出則僅為當前狀態(tài)的函數(shù)，這類狀態(tài)機在輸入發(fā)生變化時還必須等待時鐘的到來，時鐘使狀態(tài)發(fā)生變化時才導致輸出的變化，所以比Mealy機要多等待一個時鐘周期。屬于異步輸出狀態(tài)機。表10-1AD0809邏輯控制真值表（X表示任意）

狀態(tài)ALE/STARTEOCOELOCK工作狀態(tài)ST00100初始化，禁止轉(zhuǎn)換ST11000啟動轉(zhuǎn)換ST20100轉(zhuǎn)換結(jié)束ST30110輸出數(shù)據(jù)ST40011鎖存10.2.1多進程有限狀態(tài)機10.2.1多進程有限狀態(tài)機圖10-5AD0809工作時序10.2.1多進程有限狀態(tài)機圖10-6控制ADC0809采樣狀態(tài)圖PROCESSREG時序進程PROCESSCOM組合進程PROCESSLATCH1鎖存器current_statenext_stateLOCK狀態(tài)機FSMFPGA/CPLDCLK

ALESTARTOEADDAEOCD[7..0]ADC0809Q[7..0]模擬信號輸入采樣數(shù)據(jù)輸出CLKA/D工作時鐘CLK=750KHz狀態(tài)機工作時鐘圖10-7采樣狀態(tài)機結(jié)構(gòu)框圖【例10-2】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYAD574ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK,EOC:INSTD_LOGIC;--狀態(tài)機時鐘CLK、轉(zhuǎn)換結(jié)束信號ALE,START,OE,ADDA,LOCK0:OUTSTD_LOGIC;--0809控制信號

Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));--鎖存數(shù)據(jù)輸出END;ARCHITECTUREbehavOFADC0809ISTYPEstatesIS(st0,st1,st2,st3,st4);--定義各狀態(tài)子類型SIGNALcurrent_state,next_state:states:=st0;SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK:STD_LOGIC;--轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時鐘信號BEGINADDA<=‘1’;--當ADDA<=‘0’，模擬信號進入0809通道0；當ADDA<=‘1’，則進入通道1

Q<=REGL；LOCK20<=LOCK；

接下頁10.2.1多進程有限狀態(tài)機COM:PROCESS(current_state,EOC)--決定轉(zhuǎn)換狀態(tài)的進程BEGINCASEcurrent_stateISWHENst0=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE=‘0’;next_state<=st1;－－0809初始化WHENst1=>ALE<=‘1’;START<=‘1’;LOCK<=‘0’;OE=‘0’;next_state<=st2;－－啟動采樣

WHENst2=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE=‘0’;IF(EOC=‘1’)THENnext_state<=

st3;－－EOC＝1表明轉(zhuǎn)換結(jié)束ELSEnext_state<=st2;－－轉(zhuǎn)換未結(jié)束，繼續(xù)等待ENDIF;

WHENst3=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE=‘1’;

next_state<=st4;－－開啟OE，輸出轉(zhuǎn)換好的數(shù)據(jù)

WHENst4=>ALE<=‘0’;START<=‘0’;LOCK<=‘1’;OE=‘0’;next_state<=st0;

WHENOTHERS=>next_state<=st0;ENDCASE;ENDPROCESSCOM;

接下頁接上頁REG:PROCESS(CLK)--時序進程

BEGINIF(CLK'EVENTANDCLK='1')THENcurrent_state<=next_state;ENDIF;ENDPROCESSREG;LATCH1:PROCESS(LOCK)--數(shù)據(jù)鎖存器進程

BEGINIFLOCK='1'ANDLOCK'EVENTTHENREGL<=D;ENDIF;ENDPROCESS;Q<=REGL;ENDbehav;接上頁10.2.1多進程有限狀態(tài)機圖10-8AD0809采樣狀態(tài)機工作時序10.2.1多進程有限狀態(tài)機一個負責狀態(tài)譯碼，一個負責狀態(tài)轉(zhuǎn)換，構(gòu)成一個3進程狀態(tài)機10.2.1多進程有限狀態(tài)機【例10-3】將組合進程COM分成兩個組合進程COM1和COM2，一個負責狀態(tài)譯碼，另一個負責狀態(tài)轉(zhuǎn)換，構(gòu)成一個3進程有限狀態(tài)機，其功能與前者完全一樣。

COM1:PROCESS(current_state,EOC)----負責狀態(tài)轉(zhuǎn)換BEGINCASEcurrent_stateISWHENst0=>next_state<=st1;WHENst1=>next_state<=st2;WHENst2=>IF(EOC='1')THENnext_state<=st3;ELSEnext_state<=st2;ENDIF;WHENst3=>next_state<=st4;－－開啟OEWHENst4=>next_state<=st0;WHENOTHERS=>next_state<=st0;ENDCASE;ENDPROCESSCOM1;－－接下頁10.2.1多進程有限狀態(tài)機－－接上頁COM2:PROCESS(current_state)----負責狀態(tài)譯碼BEGINCASEcurrent_stateISWHENst0=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE<=‘0’;WHENst1=>ALE<=‘1’;START<=‘1’;LOCK<=‘0’;OE<=‘0’;

WHENst2=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE<=‘0’;WHENst3=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;OE<=‘1’;

WHENst4=>ALE<=‘0’;START<=‘0’;LOCK<=‘1’;OE<=‘1’;

WHENOTHERS=>ALE<=‘0’;START<=‘0’;LOCK<=‘0’;ENDCASE;ENDPROCESSCOM2;狀態(tài)機RTL電路圖10.2.2序列檢測器之狀態(tài)機設(shè)計序列檢測器可用于檢測一組或多組由二進制碼組成的脈沖序列信號，當序列檢測器連續(xù)收到一組串行二進制碼后，如果這組碼與檢測器中預先設(shè)置的碼相同，則輸出1，否則輸出0.由于這種檢測的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預置數(shù)的對應碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新檢測。【例10-4】Moore型序列器（雙進程）檢測數(shù)據(jù)1101_0011，高位在前LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCHKISPORT(DIN,CLK,RST:INSTD_LOGIC;SOUT:OUTSTD_LOGIC);ENDSCHK;ARCHITECTUREbehavOFSCHKISTYPEstatesIS(s0,s1,s2,s3,s4,s5,s6,s7,s8);--定義各狀態(tài)SIGNALST,NST:states:=s0;

BEGIN

接下頁10.2.2序列檢測器之狀態(tài)機設(shè)計－－接上頁COM:PROCESS(ST,DIN)BEGINCASESTIS----1101_0011WHENs0=>IFDIN=‘1’THENNST<=S1;ELSENST<=S0;ENDIF;WHENs1=>IFDIN=‘1’THENNST<=S2;ELSENST<=S0;ENDIF;WHENs2=>IFDIN=‘0’THENNST<=S3;ELSENST<=S0;ENDIF;WHENs3=>IFDIN=‘1’THENNST<=S4;ELSENST<=S0;ENDIF;WHENs4=>IFDIN=‘0’THENNST<=S5;ELSENST<=S0;ENDIF;WHENs5=>IFDIN=‘0’THENNST<=S6;ELSENST<=S0;ENDIF;WHENs6=>IFDIN=‘1’THENNST<=S7;ELSENST<=S0;ENDIF;WHENs7=>IFDIN=‘1’THENNST<=S8;ELSENST<=S0;ENDIF;WHENs8=>IFDIN=‘0’THENNST<=S3;ELSENST<=S0;ENDIF;WHENOTHERS=>NST<=s0;ENDCASE;ENDPROCESSCOM;

接下頁10.2.2序列檢測器之狀態(tài)機設(shè)計此處進入s3，是因為這時測出的數(shù)據(jù)110恰好與原序列數(shù)的頭三位相同－－接上頁REG:PROCESS(CLK，RST)BEGIN--時序進程

IFRST=‘1’THENST<=s0;ELSIF(CLK'EVENTANDCLK='1')THENST<=NST;ENDIF;ENDPROCESSREG;

SOUT<=‘1’WHENST=s8ELSE‘0’;

ENDbehav;

10.2.2序列檢測器之狀態(tài)機設(shè)計.2.2單進程Moore型有限狀態(tài)機由于以上狀態(tài)機的輸出信號是由組合電路發(fā)出的，所以在一些特定情況下難免出現(xiàn)毛刺現(xiàn)象，如果這些輸出用于特殊控制，極易產(chǎn)生錯誤的操作，這是要盡力避免的。單進程Moore狀態(tài)機比較容易構(gòu)成能避免出現(xiàn)毛刺現(xiàn)象的狀態(tài)機。.2.2單進程Moore型有限狀態(tài)機【例-4】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMOORE1ISPORT(DATAIN:INSTD_LOGIC_VECTOR(1DOWNTO0);CLK,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0));ENDMOORE1;ARCHITECTUREbehavOFMOORE1ISTYPEST_TYPEIS(ST0,ST1,ST2,ST3,ST4);SIGNALC_ST:ST_TYPE;BEGINPROCESS(CLK,RST)BEGINIFRST='1'THENC_ST<=ST0;Q<="0000";ELSIFCLK'EVENTANDCLK='1'THEN

接下頁CASEC_STISWHENST0=>IFDATAIN="10"THENC_ST<=ST1;ELSEC_ST<=ST0;ENDIF;Q<="1001";WHENST1=>IFDATAIN="11"THENC_ST<=ST2;ELSEC_ST<=ST1;ENDIF;Q<="0101";WHENST2=>IFDATAIN="01"THENC_ST<=ST3;ELSEC_ST<=ST0;ENDIF;Q<="1100";WHENST3=>IFDATAIN="00"THENC_ST<=ST4;ELSEC_ST<=ST2;ENDIF;Q<="0010";WHENST4=>IFDATAIN="11"THENC_ST<=ST0;ELSEC_ST<=ST3;ENDIF;Q<="1001";WHENOTHERS=>C_ST<=ST0;ENDCASE;ENDIF;ENDPROCESS;ENDbehav;接上頁CASE語句處于時鐘上升沿的ELSIF語句中，對Q的賦值必然能引入對Q鎖存的鎖存器圖7-7例7-4狀態(tài)機綜合后的RTL電路模塊圖.2.2單進程Moore型有限狀態(tài)機.2.2單進程Moore型有限狀態(tài)機圖7-8例7-4單進程狀態(tài)機工作時序7.2.2單進程Moore型有限狀態(tài)機圖7-9對應于例7-4的2進程狀態(tài)機工作時序圖10.3Mealy型有限狀態(tài)機的設(shè)計

Mealy機的組合進程結(jié)構(gòu)中的輸出信號是當前狀態(tài)和當前輸入的函數(shù)。與Moore型狀態(tài)機相比，Mealy機的輸出變化要領(lǐng)先一個周期即一旦輸入信號或狀態(tài)發(fā)生變化，輸出信號即刻發(fā)生變化。

10.3Mealy型有限狀態(tài)機的設(shè)計【例10-5】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY1ISPORT(CLK,DIN1,DIN2,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY1;ARCHITECTUREbehavOFMEALY1ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALPST:states;BEGINCOMREG:PROCESS(CLK,RST,PST,DIN1)BEGIN--決定轉(zhuǎn)換狀態(tài)的進程

IFRST='1'THENPST<=ST0;ELSIFCLK'EVENTANDCLK='1'THENCASEPSTISWHENst0=>IFDIN1='1'THENPST<=st1;ENDIF;WHENst1=>IFDIN1=‘1'THENPST<=st2;ENDIF;WHENst2=>IFDIN1='1'THENPST<=st3;ENDIF;WHENst3=>IFDIN1=‘1'THENPST<=st4;ENDIF;WHENst4=>IFDIN1=‘0'THENPST<=st0;ENDIF;WHENOTHERS=>PST<=st0;ENDCASE;ENDIF;ENDPROCESSCOMREG;接下頁COM:PROCESS(PST,DIN2)BEGIN--輸出控制信號的進程

CASEPSTISWHENst0=>IFDIN2='1'THENQ<="10000";ELSEQ<="01010";ENDIF;WHENst1=>IFDIN2='0'THENQ<="10111";ELSEQ<="10100";ENDIF;WHENst2=>IFDIN2='1'THENQ<="10101";ELSEQ<="10011";ENDIF;WHENst3=>IFDIN2='0'THENQ<="11011";ELSEQ<="01001";ENDIF;WHENst4=>IFDIN2='1'THENQ<="11101";ELSEQ<="01101";ENDIF;WHENOTHERS=>Q<="00000";ENDCASE;ENDPROCESSCOM;ENDbehav;圖10-10例10-5之雙進程狀態(tài)機工作時序圖【例10-6】MEALY2LIBRARYIEEE;--MEALYFSMUSEIEEE.STD_LOGIC_1164.ALL;ENTITYMEALY2ISPORT(CLK,DIN1,DIN2,RST:INSTD_LOGIC;Q:OUTSTD_LOGIC_VECTOR(4DOWNTO0));ENDMEALY2;ARCHITECTUREbehavOFMEALY2ISTYPEstatesIS(st0,st1,st2,st3,st4);SIGNALPST:states;BEGINPROCESS(CLK,RST)--決定轉(zhuǎn)換狀態(tài)的進程BEGINIFRST='1'THENPST<=ST0;ELSIFRISING_EDGE(CLK)THENCASEPSTISWHENst0=>IFDIN1='1'THENPST<=st1;ELSEPST<=st0;ENDIF;IFDIN2=‘1’THENQ<="10000";ELSEQ<="01010";ENDIF;接下頁WHENst1=>IFDIN1='1'THENPST<=st2;ELSEPST<=st1;ENDIF;IFDIN2='0'THENQ<="10111";ELSEQ<="10100";ENDIF;WHENst2=>IFDIN1='1'THENPST<=st3;ELSEPST<=st2;ENDIF;IFDIN2='1'THENQ<="10101";ELSEQ<="10011";ENDIF;WHENst3=>IFDIN1='1'THENPST<=st4;ELSEPST<=st3;ENDIF;IFDIN2='0'THENQ<="11011";ELSEQ<="01001";ENDIF;WHENst4=>IFDIN1=‘0'THENPST<=st0;ELSEPST<=st4;ENDIF;IFDIN2='1'THENQ<="11101";ELSEQ<="01101";ENDIF;WHENOTHERS=>PST<=st0;Q<="00000";ENDCASE;ENDIF;ENDPROCESSCOM;ENDbehav;圖10-11例10-6之單進程狀態(tài)機工作時序圖【例10-7】Mealy型序列檢測器（單進程）

LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSCHKISPORT(DIN,CLK,RST:INSTD_LOGIC;SOUT:OUTSTD_LOGIC);ENDSCHK;ARCHITECTUREbehavOFSCHKISTYPEstatesIS(s0,s1,s2,s3,s4,s5,s6,s7,s8);--定義各狀態(tài)SIGNALST:states:=s0;

BEGIN接下頁－－接上頁PROCESS(ST,DIN)BEGINIFRST=‘1’THENST<=s0;

ELSIFCLK’EVENTANDCLK=‘1’THENCASESTIS----1101_0011WHENs0=>IFDIN=‘1’THENST<=S1;ELSEST<=S0;ENDIF;WHENs1=>IFDIN=‘1’THENST<=S2;ELSEST<=S0;ENDIF;WHENs2=>IFDIN=‘0’THENST<=S3;ELSEST<=S0;ENDIF;WHENs3=>IFDIN=‘1’THENST<=S4;ELSEST<=S0;ENDIF;WHENs4=>IFDIN=‘0’THENST<=S5;ELSEST<=S0;ENDIF;WHENs5=>IFDIN=‘0’THENST<=S6;ELSEST<=S0;ENDIF;WHENs6=>IFDIN=‘1’THENST<=S7;ELSEST<=S0;ENDIF;WHENs7=>IFDIN=‘1’THENST<=S8;ELSEST<=S0;ENDIF;WHENs8=>IFDIN=‘0’THENST<=S3;ELSEST<=S0;ENDIF;WHENOTHERS=>ST<=s0;ENDCASE;IF(ST=s8)THENSOUT<=‘1’;ELSESOUT<=‘0’;ENDIF;ENDIF;ENDPROCESS;ENDbehav;

圖10-13例10-7之單進程狀態(tài)機工作時序圖10.4狀態(tài)編碼10.4.1直接輸出型編碼表10-1控制信號狀態(tài)編碼表每一位的編碼值都賦予了實際的控制功能，即：

START=SOUT（4）；ALE=SOUT（3）；OE=SOUT（2）；LOCK=SOUT（1）。狀態(tài)狀態(tài)編碼功能說明START

ALE

OELOCKBST00

0

0

0

0初始態(tài)ST1

1

1

0

0

0啟動轉(zhuǎn)換ST2

0

0

0

0

1若測得EOC＝1時，轉(zhuǎn)下一狀態(tài)ST3

ST3

0

0

1

0

0輸出轉(zhuǎn)換好的數(shù)據(jù)

ST4

0

0

1

1

0利用LOCK的上升沿將轉(zhuǎn)換好的數(shù)據(jù)鎖存【例10-8】LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYADC0809ISPORT(D:INSTD_LOGIC_VECTOR(7DOWNTO0);CLK,EOC:INSTD_LOGIC;ALE,START,OE,ADDA:OUTSTD_LOGIC;c_state:OUTSTD_LOGIC_VECTOR(4DOWNTO0);Q:OUTSTD_LOGIC_VECTOR(7DOWNTO0));ENDADC0809;ARCHITECTUREbehavOFADC0809ISSIGNALcs,SOUT:STD_LOGIC_VECTOR(4DOWNTO0);CONSTANTst0:STD_LOGIC_VECTOR(4DOWNTO0):=“00000";CONSTANTst1:STD_LOGIC_VECTOR(4DOWNTO0):=“11000";CONSTANTst2:STD_LOGIC_VECTOR(4DOWNTO0):="00001";CONSTANTst3:STD_LOGIC_VECTOR(4DOWNTO0):="00100";CONSTANTst4:STD_LOGIC_VECTOR(4DOWNTO0):="00110";SIGNALREGL:STD_LOGIC_VECTOR(7DOWNTO0);SIGNALLOCK:STD_LOGIC;BEGINADDA<=‘1’;