信號完整性分析-第一講-03012013

信號完整性分析

Signal

Integrity

40學(xué)時/2學(xué)分孫利國中國科技大學(xué)信息學(xué)院電子工程與信息科學(xué)系課程內(nèi)容第一講:信號完整性分析概論（IntroductiontoSignalIntegrity))第二講:信號完整性的傳輸線理論（IdealTransmissionLineFundamental）第三講:串?dāng)_（Crosstalk）第四講:非理想互聯(lián)（Non-idealInterconnectIssue)第五講:連接器,封裝,和過孔(Connectors,Package,andVias)第·六講：非理想返回路徑，開關(guān)噪聲，電源分配（NonidealReturnPaths,SimultaneousSwitchingNoise,andPowerDelivery)第七講:I/O緩存器模型(BufferModeling)第八講:數(shù)字時序分析(DigitalTimingAnalysis)考核及其它教科書教科書：新版本參考書一參考書二參考書三其它參考書其它參考書第一講信號完整性分析概論高速數(shù)字電路設(shè)計研究的內(nèi)容信號完整性問題的提出信號完整性的含義信號完整性的模型和仿真軟件信號完整性的測量技術(shù)信號完整性的一些基礎(chǔ)知識建議參考[1] SHall,GHall,andJMcCall,High-SpeedDigitalSystemDesign:AHandbookofInterconnectTheoryandDesignPractice,Chapter1。[2] EricBogatin,李玉山等譯，“信號完整性分析”，第一、二章[3] HowardJohnson,沈立等譯，“高速數(shù)字設(shè)計”，第一章[4] 陳偉等，“高速電路信號完整性分析與設(shè)計”，第一章[5] 李征帆等，“微波與高速電路理論”，第一章高速數(shù)字電路設(shè)計研究的內(nèi)容信號完整性(SignalIntegrity)(本課程講授內(nèi)容)電源完整性(PowerIntegrity)電磁兼容(ElectromagneticCompatibility)高速數(shù)字電路設(shè)計流程高速數(shù)字電路設(shè)計研究的內(nèi)容現(xiàn)代高速電路設(shè)計，信號完整性(SI)分析是重要環(huán)節(jié):分析信號完整性問題的起源，利用經(jīng)驗法則、解析近似、數(shù)值仿真和實際測量等方式，找出最優(yōu)的解決方案。利用傳統(tǒng)設(shè)計方法設(shè)計高速數(shù)字電路，不考慮信號完整性，很難做到首件產(chǎn)品一次成功信號完整性問題的提出基本數(shù)字信號：1和0。高電壓代表1,低電壓代表0.通常有一個高門限電壓Vh,低門限電壓Vl。電壓高于Vh,視為高電平。電壓低于Vl,視為低電平。系統(tǒng)應(yīng)當(dāng)保證在任何情況下，發(fā)射端送出的高電平信號在接收端不會低于Vh，發(fā)射端送出的低電平信號在接收端不會高于Vl。以確保數(shù)據(jù)的完整性。理想情況下,高低電平的切換時間應(yīng)為零,實際情況下,總有一定的上升(RT)和下降時間.信號完整性問題的提出數(shù)字信號信號完整性問題的提出在高速電路中,信號的上升時間取取決于晶體管的開關(guān)時間.隨著晶體管特征尺寸的持續(xù)減小,上升邊必然持續(xù)減小,時鐘頻率也必然持續(xù)提高,提高時鐘頻率是數(shù)字電路發(fā)展的趨勢.在大多數(shù)高速數(shù)字系統(tǒng)中,分配的上升邊大約為時鐘周期的10%.一般上升時間定義為終值的10%-90%這段時間.信號完整性問題的提出當(dāng)時鐘頻率為100MHz-1GHz時,周期為10ns-1ns,上升時間為1ns-0.1ns.考慮到PCB(FR4)上電磁波的傳播速度為150mm/ns(C=300mm/ns,V=C/sqrt(εr),

FR4的εr近似為4），

上升時間所覆蓋的長度為150mm-15mm,這意味著,上升時間所覆蓋的長度已經(jīng)和電路板的尺寸相比擬.這時的電路板上的互連線已不再是集中參數(shù)系統(tǒng),而是分布參數(shù)系統(tǒng).信號完整性問題的提出互聯(lián)線（Interconnect)是一個完整的連接發(fā)射端和接收端的信號傳播路徑，不僅包括信號連線,還包括芯片的封裝，連接器，插槽以及其它附加結(jié)構(gòu)。互連線的分步參數(shù)效應(yīng)造成了高速數(shù)字電路的信號完整性問題.應(yīng)當(dāng)注意的是,如上升時間短,即使時鐘頻率低,也會帶來隱患.信號完整性問題的提出低速時,互連線不曾影響系統(tǒng)性能,可以說,對信號來講互連線是透明的?；ミB線可以看著是一條沒有時延的導(dǎo)線。高速時，互連線影響系統(tǒng)性能,可以說,對信號來講互連線不再透明。互連線不只是一條導(dǎo)線，而且是一個分布著寄生參數(shù)(電感,電容,電阻)的可以帶來時延的導(dǎo)體。當(dāng)導(dǎo)體連線被認(rèn)為是電感和電容的組合時,就被視為傳輸線.在微波電路中，判斷導(dǎo)體連線是否為傳輸線,需要將導(dǎo)體的物理尺寸與信號波形中最大頻率的波長相比較，只要電路長度超過波長的1/10，即認(rèn)為是傳輸線；在信號完整性分析中，只要電路長度超過上升時間所覆蓋長度的1/10（有些文獻(xiàn)為1/6）,就可以被認(rèn)為是傳輸線了.如100MHz時鐘,周期為10ns,上升時間為1ns.考慮到PCB(FR4)上電磁波的傳播速度為150mm/ns,上升時間所覆蓋的長度為150mm,所以只要電路尺寸大于15mm,就被認(rèn)為是傳輸線。信號完整性(SignalIntegrity）的定義從廣義上說,信號完整性是指在高速產(chǎn)品中由互連線引起的所有問題，這些問題可以歸結(jié)為三大類：噪聲、電磁干擾、時序。

SignalIntegrityrefers,initsbroadestsense,toalltheproblemsthatariseinhigh-speedproductsduetotheinterconnects.Alloftheseproblemsfallintooneofthefollowingcategories:Timing,Noise,Electromagneticinterference(EMI).它主要研究互連線與數(shù)字信號相互作用時其電氣特性參數(shù)如何影響高速產(chǎn)品的性能。

Itisabouthowtheelectricalpropertiesoftheinterconnects,interactingwiththedigitalsignal’svoltageandcurrentwaveforms,canaffectperformance.信號完整性的含義互連線對高速電路的影響上,大部分為噪聲問題振鈴,反射,近端竄擾,開關(guān)噪聲,非單調(diào)性,地彈,電源反射,容性負(fù)載等信號完整性的含義信號完整性問題的一個例子:振鈴信號完整性的含義所有信號完整性噪聲問題歸結(jié)為四類單一網(wǎng)絡(luò)的信號質(zhì)量信號路徑和返回路徑上由于阻抗突變而引起的反射和失真兩個和多個網(wǎng)絡(luò)間的串撓回路間耦合的互電感和互電容電源和地分配中的軌道塌陷電源/地網(wǎng)絡(luò)中的阻抗壓降整個系統(tǒng)的電磁干擾和輻射信號完整性的含義信號完整性的含義單一網(wǎng)絡(luò)的信號質(zhì)量網(wǎng)絡(luò)由系統(tǒng)中所有連接在一起的金屬組成,不僅包括信號路徑,而且包括返回路徑.信號從發(fā)射端輸出時,將互連線看成一個阻抗網(wǎng)絡(luò),當(dāng)信號沿互連線傳播時,它不斷感受到互連線引起的瞬態(tài)阻抗的變化.如果信號感受到的阻抗不變,信號就不失真,一但阻抗發(fā)生變化,信號就會發(fā)生反射,并在通過互連線余下部分時發(fā)生失真,如果阻抗改變程度足夠大,失真就會導(dǎo)致錯誤的觸發(fā),信號完整性的含義信號完整性的含義單一網(wǎng)絡(luò)的信號完整性問題單一網(wǎng)絡(luò)的信號質(zhì)量橫截面,布線拓?fù)浣Y(jié)構(gòu)的變化,以及附加元件都會引起阻抗的變化如線寬變化,不同層轉(zhuǎn)換,返回路徑平面上的間隙,接插件,分支線,T型線,樁線,網(wǎng)絡(luò)末端,最常見的突變發(fā)生在線條端點(diǎn)處.減小阻抗突變的方法:使用阻抗為常量的線條(如均勻傳輸線),布線上使用保持阻抗不變的拓?fù)浣Y(jié)構(gòu),在關(guān)鍵地方放置電阻來控制反射.信號完整性的含義單一網(wǎng)絡(luò)的信號質(zhì)量任何突變對信號產(chǎn)生的影響與信號上升邊有關(guān),隨著上升邊變短,失真的幅度增大.隨著頻率升高和上升邊縮短,讓信號所感受到的阻抗保持不變越來越重要,達(dá)到這一要求的方法是使用可控阻抗互連線,封裝無法采用可控阻抗時,應(yīng)使引線盡量短.信號完整性的含義串撓當(dāng)信號在一個網(wǎng)絡(luò)傳播時,一些信號會耦合(容性耦合和感性耦合)到鄰近的靜態(tài)網(wǎng)絡(luò).對于均勻傳輸線,容性耦合和感性耦合大小相當(dāng),但在靜態(tài)線的近端和遠(yuǎn)端的疊加方式不同(近端串?dāng)_和遠(yuǎn)端串?dāng)_)感性耦合主導(dǎo)時,串?dāng)_歸為開關(guān)噪聲,同時開關(guān)噪聲(SSN),同時開關(guān)輸出噪聲(SSO)等.SSO噪聲逐漸成為接插件和封裝設(shè)計中最重要的問題.了解容性耦合和感性耦合的本質(zhì),就可以通過優(yōu)化相鄰信號線的設(shè)計而減小耦合.信號完整性的含義信號完整性的含義串?dāng)_信號完整性的含義同時開關(guān)輸出噪聲(SSO)軌道塌陷噪聲當(dāng)通過電源和地路徑的電流發(fā)生變化時,在電源路徑和地路徑間的阻抗上將產(chǎn)生一個壓降，這個壓降意味著供給芯片的電壓減小了,可以看著是電源和地之間的電壓減小或塌陷.低電壓,大電流使軌道塌陷噪聲更嚴(yán)重.設(shè)計電源和地分配的目標(biāo)是使電源分配系統(tǒng)(PDS)的阻抗最小.設(shè)計低阻抗PDS應(yīng)考慮以下特性:電源和地平面應(yīng)盡量靠近,低電感的去耦電容,封裝時安排多個很短的電源和地引腳.信號完整性的含義信號完整性的含義軌道塌陷噪聲電磁干擾(EMI)當(dāng)時鐘頻率在100MHz-1GHz范圍內(nèi),它的諧波會落在無線通信的波段,對通信產(chǎn)生干擾.電磁干擾有內(nèi)部干擾(noise)和外部干擾(interference)電磁兼容:不因電磁干擾而降低性能,本身產(chǎn)生的輻射低于核定的水平.電磁干擾產(chǎn)生的條件:干擾源,傳播干擾的途徑,干擾對象的響應(yīng)信號完整性的含義信號完整性的兩個重要推論隨著上升時間的減小,噪聲問題必然增加,信號完整性問題更加嚴(yán)重.而上升邊的持續(xù)縮短是電子產(chǎn)業(yè)的一般趨勢,這說明,目前一個可能沒有問題的設(shè)計,到下一代設(shè)計中就可能出現(xiàn)致命的問題,解決信號完整性問題的有效方法很大程度上基于對互連線阻抗的理解,對阻抗有清晰的認(rèn)識,并能把互連線的物理設(shè)計與互聯(lián)線的阻抗聯(lián)系起來,在設(shè)計過程中就能消除許多信號完整性問題.信號完整性的含義信號完整性的模型和仿真軟件模型與建模建模(Modeling)是指為元器件建立一種電氣表征模型.有源器件(如晶體管和輸出驅(qū)動器)的模型和無源器件(互連線和分立無源元件)的模型完全不同.有源器件的模型通常是SPICE兼容模型,或輸入輸出緩沖接口規(guī)范(IBIS)模型.信號完整性的模型和仿真軟件有源器件的SPICE模型理想源和無源器件的組合,或基于晶體管幾何結(jié)構(gòu)的專用晶體管模型,它由兩部分組成：模型方程式和模型參數(shù)，由于SPICE包含了驅(qū)動器的具體特征和工藝技術(shù)的有關(guān)信息,大多數(shù)廠商都不愿提供.有源器件的IBIS模型定義輸入或輸出的V-I和V-t特性響應(yīng)的一種行為模型，也叫做I/O模型，它的主要優(yōu)點(diǎn)是IC廠商提供器件驅(qū)動器的IBIS模型,而不泄漏晶體管幾何結(jié)構(gòu)的技術(shù)產(chǎn)權(quán)信息.信號完整性的模型和仿真軟件仿真工具電磁(EM)仿真器在時域和頻域,對麥克斯韋方程式進(jìn)行求解.仿真出各個位置的電場和磁場電路仿真器在時域和頻域,對各種電路元件對應(yīng)的差分方程求解,并用基爾霍夫電流電壓關(guān)系給出各個節(jié)點(diǎn)的電壓和電流.行為仿真器時域進(jìn)行,使用表格,傳輸線模型,以及傳遞函數(shù)的無源元件模型,采用傳遞函數(shù)求出各節(jié)點(diǎn)的電壓和電流.常用的仿真工具HyperLynx,Apsim,ICX3.0,SPECCTRAQuest,Siwave,Hot-Stage4等阻抗分析儀頻域測量:100Hz-40MHz矢量網(wǎng)絡(luò)分析儀(VNA)頻域測量:幾KHz-50GHz以上時域反射儀（TDR)時域測量：發(fā)射信號上升邊：35ps-150ps信號完整性的測量技術(shù)信號完整性的一些基礎(chǔ)知識

理想方波的付里葉級數(shù)展開拐點(diǎn)頻率集中系統(tǒng)和分布系統(tǒng)時間與距離Squarewave: Y=0for-<x<0andY=1for0<x<Y=1/2+2/pi(sinx+sin3x/3+sin5x/5+sin7x/7…+sin(2m+1)x/(2m+1)+…)

1234510-2311+21+2+31+2+3+41+2+3+4+5理想方波的付里葉級數(shù)展開理想方波的上升時間為零,它不是真實世界的波形無窮多正弦波的疊加形成理想方波,如有限次的疊加,諧波越多,越接近方波.疊加的諧波越多,上升時間越短.如用帶寬BW表示頻譜中有效的最高諧波分量,則帶寬越大,上升時間RT越短.公式為BW(GHz)=0.35/RT(ns)理想方波的付里葉級數(shù)展開理想方波的付里葉級數(shù)展開疊加的諧波越多,上升時間越短3dBFrequency3dBFrequencyItcanbederivedfromtheresponseofastepfunctionintoaRC

filterwithtimeconstantt

VSRCTimedomainFrequencydomain3dBFrequencySettingV=0.1VinputandV=0.9Vinputallowsthecalculationofthe10-90%risetimeintermsofthetimeconstant(timedomain):Thefrequencyresponseofsingle-poleexponentialriseedgeis(frequencydomain):

SubstitutingintothestepresponseyieldsEstimatingtheFrequencyContentThefrequencyresponseofthenetworkwithtimeconstanttwilldegradeastepfunctiontoarisetimeoft10-90%ThefrequencyresponseofthenetworkdeterminestheresultingrisetimeThemajorityofthespectralenergywillbecontainedbelowF3dBThisisagood“backoftheenvelope”waytoestimatethefrequencyresponseofadigitalsignal.EdgetimefactorIfTris1nS,Fkneeis500MHz.BelowFknee,mostenergyindigitalpulsesconcentrates.Tristhe10-90%edgerisetime.拐點(diǎn)頻率(KneeFrequency)理想方波的諧波下降速率近似于1/f,實際波形諧波幅度開始明顯偏離理想方波時的頻率,稱之為拐點(diǎn)頻率Fknee.任何在Fknee內(nèi)(包括Fknee)有平坦頻率響應(yīng)的電路,可以允許一個數(shù)字信號幾乎無失真地通過數(shù)字電路在Fknee以上的頻率特性對于它如何處理數(shù)字信號幾乎沒有影響.’拐點(diǎn)頻率(KneeFrequency)

SpectralpowerdensityFlip-flopdigitalsignalTheamplitudeofthethesinusoidcomponentsareusedtoconstructthe“frequencyenvelope”–OutputofFTFrequencySpectrumofDigitalSignals13579…...HarmonicNumber20dB/decade40dB/decadePwTTr集中系統(tǒng)和分布系統(tǒng)分布系統(tǒng)和集中系統(tǒng)的例子：左邊為分布系統(tǒng)，電路各點(diǎn)的電壓不同。右邊為集中系統(tǒng)，各點(diǎn)的電壓相同。微波電路和脈沖電路作為兩個不同的學(xué)科，具有不同的應(yīng)用范圍