數(shù)字電子技術(shù)期末復(fù)習(xí)題庫(kù)及答案

第1單元能力訓(xùn)練檢測(cè)題一、填空題1、由二值變量所構(gòu)成的因果關(guān)系稱為邏輯關(guān)系。能夠反映和處理邏輯關(guān)系的數(shù)學(xué)工具稱為邏輯代數(shù)。2、在正邏輯的約定下，“1”表示高電平，“0”表示低電平。3、數(shù)字電路中，輸入信號(hào)和輸出信號(hào)之間的關(guān)系是邏輯關(guān)系，所以數(shù)字電路也稱為邏輯電路。在邏輯關(guān)系中，最基本的關(guān)系是與邏輯、或邏輯和非邏輯。4、用來(lái)表示各種計(jì)數(shù)制數(shù)碼個(gè)數(shù)的數(shù)稱為基數(shù)，同一數(shù)碼在不同數(shù)位所代表的權(quán)不同。十進(jìn)制計(jì)數(shù)各位的基數(shù)是10，位權(quán)是10的冪。5、8421BCD碼和2421碼是有權(quán)碼；余3碼和格雷碼是無(wú)權(quán)碼。6、進(jìn)位計(jì)數(shù)制是表示數(shù)值大小的各種方法的統(tǒng)稱。一般都是按照進(jìn)位方式來(lái)實(shí)現(xiàn)計(jì)數(shù)的，簡(jiǎn)稱為數(shù)制。任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)時(shí)，均采用按位權(quán)展開(kāi)求和的方法。7、十進(jìn)制整數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用除2取余法；十進(jìn)制小數(shù)轉(zhuǎn)換成二進(jìn)制時(shí)采用乘2取整法。8、十進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制和十六進(jìn)制時(shí)，應(yīng)先轉(zhuǎn)換成二進(jìn)制，然后再根據(jù)轉(zhuǎn)換的二進(jìn)數(shù)，按照三個(gè)數(shù)碼一組轉(zhuǎn)換成八進(jìn)制；按四個(gè)數(shù)碼一組轉(zhuǎn)換成十六進(jìn)制。9、邏輯代數(shù)的基本定律有交換律、結(jié)合律、分配律、反演律和非非律。10、最簡(jiǎn)與或表達(dá)式是指在表達(dá)式中與項(xiàng)中的變量最少，且或項(xiàng)也最少。13、卡諾圖是將代表最小項(xiàng)的小方格按相鄰原則排列而構(gòu)成的方塊圖?？ㄖZ圖的畫(huà)圖規(guī)則：任意兩個(gè)幾何位置相鄰的最小項(xiàng)之間，只允許一位變量的取值不同。14、在化簡(jiǎn)的過(guò)程中，約束項(xiàng)可以根據(jù)需要看作1或0。二、判斷正誤題1、奇偶校驗(yàn)碼是最基本的檢錯(cuò)碼，用來(lái)使用PCM方法傳送訊號(hào)時(shí)避免出錯(cuò)。（對(duì)）2、異或函數(shù)與同或函數(shù)在邏輯上互為反函數(shù)。（對(duì)）3、8421BCD碼、2421BCD碼和余3碼都屬于有權(quán)碼。（錯(cuò)）4、二進(jìn)制計(jì)數(shù)中各位的基是2，不同數(shù)位的權(quán)是2的冪。（對(duì)）3、每個(gè)最小項(xiàng)都是各變量相“與”構(gòu)成的，即n個(gè)變量的最小項(xiàng)含有n個(gè)因子。（對(duì)）4、因?yàn)檫壿嫳磉_(dá)式A+B+AB=A+B成立，所以AB=0成立。（錯(cuò)）5、邏輯函數(shù)F=A+B+C+B已是最簡(jiǎn)與或表達(dá)式。（錯(cuò)）6、利用約束項(xiàng)化簡(jiǎn)時(shí)，將全部約束項(xiàng)都畫(huà)入卡諾圖，可得到函數(shù)的最簡(jiǎn)形式。（錯(cuò)）7、卡諾圖中為1的方格均表示邏輯函數(shù)的一個(gè)最小項(xiàng)。（對(duì)）8、在邏輯運(yùn)算中，“與”邏輯的符號(hào)級(jí)別最高。（對(duì)）9、標(biāo)準(zhǔn)與或式和最簡(jiǎn)與或式的概念相同。（對(duì)）10、二極管和三極管在數(shù)字電路中可工作在截止區(qū)、飽和區(qū)和放大區(qū)。（錯(cuò)）三、選擇題1、邏輯函數(shù)中的邏輯“與”和它對(duì)應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（B）。A、邏輯加B、邏輯乘C、邏輯非2．、十進(jìn)制數(shù)100對(duì)應(yīng)的二進(jìn)制數(shù)為（C）。A、1011110B、1100010C、1100100D、3、和邏輯式表示不同邏輯關(guān)系的邏輯式是（B）。A、B、C、D、4、數(shù)字電路中機(jī)器識(shí)別和常用的數(shù)制是（A）。A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制5、以下表達(dá)式中符合邏輯運(yùn)算法則的是（D）。A、C·C=C2B、1+1=10C、0<1D、A+1=16、A+BC=（C）。A、A+BB、A+CC、（A+B）（A+C）D、B+C7、在（D）輸入情況下，“與非”運(yùn)算的結(jié)果是邏輯0。A、全部輸入是0B、任一輸入是0C、僅一輸入是0D、全部輸入是1四、簡(jiǎn)述題1、邏輯代數(shù)與普通代數(shù)有何異同？答：邏輯代數(shù)中僅含有0和1兩個(gè)數(shù)碼，普通代數(shù)含有的數(shù)碼是0～9個(gè)，邏輯代數(shù)是邏輯運(yùn)算，普通代數(shù)是加、減、乘、除運(yùn)算。2、什么是最小項(xiàng)？最小項(xiàng)具有什么性質(zhì)？答：一個(gè)具有n個(gè)邏輯變量的與或表達(dá)式中，若每個(gè)變量以原變量或反變量形式僅出現(xiàn)一次，就可組成2n個(gè)“與”項(xiàng)，我們把這些“與”項(xiàng)稱為n個(gè)變量的最小項(xiàng)，分別記為mn。最小項(xiàng)具備下列性質(zhì)：①對(duì)于任意一個(gè)最小項(xiàng)，只有一組變量取值使它的值為1,而變量取其余各組值時(shí)，該最小項(xiàng)均為0。②任意兩個(gè)不同的最小項(xiàng)之積恒為0。③變量全部最小項(xiàng)這和恒等于1。3、試述卡諾圖化簡(jiǎn)邏輯函數(shù)的原則和步驟。答：利用卡諾圖化簡(jiǎn)邏輯函數(shù)式的步驟：①根據(jù)變量的數(shù)目，畫(huà)出相應(yīng)方格數(shù)的卡諾圖；②根據(jù)邏輯函數(shù)式，把所有為“1”的項(xiàng)畫(huà)入卡諾圖中；③用卡諾圈把相鄰最小項(xiàng)進(jìn)行合并，合并時(shí)就遵照卡諾圈最大化原則；④根據(jù)所圈的卡諾圈，消除圈內(nèi)全部互非的變量，每一個(gè)圈作為一個(gè)“與”項(xiàng)，將各“與”項(xiàng)相或，即為化簡(jiǎn)后的最簡(jiǎn)與或表達(dá)式。五、計(jì)算題1、用代數(shù)法化簡(jiǎn)下列邏輯函數(shù)①解：②解：③解：④解：2、用卡諾圖化簡(jiǎn)下列邏輯函數(shù)①F（A,B,C,D）=∑m（3,4,5,7,9,13,14,15）在圖中，m5,m7,m13,m15雖然可畫(huà)成一個(gè)圈，但它的每一個(gè)最小項(xiàng)均被別的卡諾圈圈過(guò)，因此是多余圈。②F(A,B,C,D)=∑m(1,3,5,7,9,11,13)③圈零法:本題0的數(shù)量遠(yuǎn)少于1的數(shù)量，使用圈零法較簡(jiǎn)便。3、完成下列數(shù)制之間的轉(zhuǎn)換①（365）10＝（）2＝（555）8＝（16D）16②（11101.1）2＝（29.5）10＝（35.4）8＝（1D.8）16③（57.625）10＝（111001.101)2=（71.5）8＝（39.A）164、完成下列數(shù)制與碼制之間的轉(zhuǎn)換（6分）①（47）10＝（01000111）8421碼②（25.25）10＝（00100101.00120101）8421BCD＝（31.2）8第2單元能力訓(xùn)練檢測(cè)題一、填空題：1、基本邏輯關(guān)系的電路稱為邏輯門(mén)，其中最基本的有與門(mén)、或門(mén)和非門(mén)。常用的復(fù)合邏輯門(mén)有與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)和同或門(mén)。2、CMOS集成電路是由增強(qiáng)型PMOS管和增強(qiáng)型NMOS管組成的互補(bǔ)對(duì)稱MOS門(mén)電路，其中CC4000系列和高速系列是它的主要子系列。3、功能為“有0出1、全1出0”的門(mén)電路是與非門(mén)；具有“有1出1，全0出0”功能的門(mén)電路是或門(mén)；實(shí)際中集成與非門(mén)應(yīng)用的最為普遍。4、普通的TTL與非門(mén)輸出只有高電平“1”和低電平“0”兩種狀態(tài)；TTL三態(tài)與非門(mén)除了具有1態(tài)和0態(tài)，還有第三種狀態(tài)高阻態(tài)，三態(tài)門(mén)可以實(shí)現(xiàn)總線結(jié)構(gòu)。5、集成電極開(kāi)路的TTL與非門(mén)又稱為OC門(mén)，其輸出可以“線與。6、TTL集成電路和CMOS集成電路相比較，TTL集成門(mén)的帶負(fù)載能力較強(qiáng)，CMOS集成門(mén)的抗干擾能力較強(qiáng)。7、當(dāng)外界干擾較小時(shí)，TTL與非門(mén)閑置的輸入端可以懸空處理；TTL或非門(mén)不使用的閑置輸入端應(yīng)與地相接；CMOS門(mén)輸入端口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接高電平，具有“或”邏輯端口的CMOS門(mén)多余的輸入端應(yīng)接低電平；即CMOS門(mén)的閑置輸入端不允許懸空。二、判斷正誤題1、所有的集成邏輯門(mén)，其輸入端子均為兩個(gè)或兩個(gè)以上。（錯(cuò)）2、根據(jù)邏輯功能可知，異或門(mén)的反是同或門(mén)。（對(duì)）3、具有圖騰結(jié)構(gòu)的TTL與非門(mén)可以實(shí)現(xiàn)“線與”邏輯功能。（錯(cuò)）4、邏輯門(mén)電路是數(shù)字邏輯電路中的最基本單元。（對(duì)）5、TTL和CMOS兩種集成電路與非門(mén)，其閑置輸入端都可以懸空處理。（錯(cuò)）6、74LS系列產(chǎn)品是TTL集成電路的主流，應(yīng)用最為廣泛。（對(duì)）7、74LS系列集成芯片屬于TTL型，CC4000系列集成芯片屬于CMOS型。（對(duì)）8、OC門(mén)可以不僅能夠?qū)崿F(xiàn)“總線”結(jié)構(gòu)，還可構(gòu)成與或非邏輯。（對(duì)）9、CMOS電路的帶負(fù)載能力和抗干擾能力均比TTL電路強(qiáng)。（錯(cuò)）三、選擇題1、具有“有1出0、全0出1”功能的邏輯門(mén)是（B）。A、與非門(mén)B、或非門(mén)C、異或門(mén)D、同或門(mén)2、CMOS電路的電源電壓范圍較大，約在（B）。A、－5V~＋5VB、3~18VC、5~15VD、＋5V3、若將一個(gè)TTL異或門(mén)當(dāng)做反相器使用，則異或門(mén)的A和B輸入端應(yīng)：（A）。A、B輸入端接高電平，A輸入端做為反相器輸入端B、B輸入端接低電平，A輸入端做為反相器輸入端C、A、B兩個(gè)輸入端并聯(lián)，做為反相器的輸入端D、不能實(shí)現(xiàn)4、（C）的輸出端可以直接并接在一起，實(shí)現(xiàn)“線與”邏輯功能。A、TTL與非門(mén)B、三態(tài)門(mén)C、OC門(mén)D、異或門(mén)5、（A）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。A、三態(tài)門(mén)B、TTL與非門(mén)D、異或門(mén)C、OC門(mén)6、一個(gè)兩輸入端的門(mén)電路，當(dāng)輸入為10時(shí)，輸出不是1的門(mén)電路為（C）。A、與非門(mén)B、或門(mén)C、或非門(mén)D、異或門(mén)7、一個(gè)四輸入的與非門(mén)，使其輸出為0的輸入變量取值組合有（B）。A、15種B、1種C、3種D、7種四、簡(jiǎn)述題1、數(shù)字電路中，正邏輯和負(fù)邏輯是如何規(guī)定的？答：數(shù)字電路中只有高、低電平兩種取值。用邏輯“1”表示高電平，用邏輯“0”表示低電平的方法稱為正邏輯；如果用邏輯“0”表示高電平，用邏輯“1”表示低電平，則稱為負(fù)邏輯。2、你能說(shuō)出常用復(fù)合門(mén)電路的種類嗎？它們的功能如何？答：常用的復(fù)合門(mén)有與非門(mén)、或非門(mén)、與或非門(mén)、異或門(mén)和同或門(mén)。其中與非門(mén)的功能是“有0出1，全1出0”；或非門(mén)的功能是“有1出0，全0出1”；與或非門(mén)的功能是“只要1個(gè)與門(mén)輸出為1，輸出為0，兩個(gè)與門(mén)全部輸出為0時(shí)，輸出為1”；異或門(mén)的功能是“相異出1，相同出0”；同或門(mén)的功能是“相同出1，相異出0”。3、TTL與非門(mén)閑置的輸入端能否懸空處理？CMOS與非門(mén)呢？答：TTL與非門(mén)閑置的輸入端一般也不要懸空處理，但當(dāng)外界干擾較小時(shí)，就可以把閑置的輸入端懸空處理；而CMOS與非門(mén)閑置的輸入端是不允許懸空處理的。4、試述TTL與非門(mén)和OC門(mén)、三態(tài)門(mén)的主要區(qū)別是什么？答：TTL與非門(mén)采用的推挽輸出，通常不允許將幾個(gè)同類門(mén)的輸出端并聯(lián)起來(lái)使用，正常情況下，TTL與非門(mén)輸出對(duì)輸入可實(shí)現(xiàn)與非邏輯；集電極開(kāi)路的TTL與非門(mén)又稱為OC門(mén)，多個(gè)OC門(mén)的輸出端可并聯(lián)起來(lái)使用，實(shí)現(xiàn)“線與”邏輯功能，還可用作與或非邏輯運(yùn)算等；三態(tài)門(mén)和TTL與非門(mén)相比，結(jié)構(gòu)上多出了一個(gè)使能端，讓使能端處有效狀態(tài)時(shí)，三態(tài)門(mén)與TTL與非門(mén)功能相同，若使能端處無(wú)效態(tài)，則三態(tài)門(mén)輸出呈高阻態(tài)，這時(shí)無(wú)論輸入如何，輸出均為高阻態(tài)。5、若把與非門(mén)、或非門(mén)、異或門(mén)當(dāng)做非門(mén)使用時(shí)，它們的輸入端應(yīng)如何連接？答：若把與非門(mén)做非門(mén)使用，只需將與非門(mén)的輸入端并聯(lián)起來(lái)即可；若把或非門(mén)當(dāng)做非門(mén)使用，只需把其它輸入端接地，讓剩余的一個(gè)輸入端作非門(mén)輸入即可；若把異或門(mén)當(dāng)做非門(mén)使用，只需把其它輸入端接高電平，讓剩余的一個(gè)輸入端作非門(mén)輸入即可。6、提高CMOS門(mén)電路的電源電壓可提高電路的抗干擾能力，TTL門(mén)電路能否這樣做？為什么？答：TTL門(mén)電路是不能采取提高電源電壓的方式來(lái)提高電路抗干擾能力的。因?yàn)椋琓TL集成電路的電源電壓是特定的，其變化范圍很窄，通常在4.5～5.5V。五、分析題1、已知輸入信號(hào)A、B的波形和輸出Y1、Y2、Y3、Y4的波形如，試判斷各為哪種邏輯門(mén)，并畫(huà)出相應(yīng)邏輯門(mén)圖符號(hào),寫(xiě)出相應(yīng)邏輯表達(dá)式。AABY1Y3Y2Y4tttttt解：觀察圖示波形，判斷出Y1是與門(mén)；Y2是異或門(mén)；Y3是與非門(mén)；Y4是同或門(mén)。它們相應(yīng)的圖符號(hào)如下：&&Y1AB&Y3AB=1Y2AB=1Y4ABY3＝ABY1＝ABY2＝A⊕BY4＝A⊕BLALABCD解：由電路圖可得，當(dāng)L為低電平時(shí)，發(fā)光二極管會(huì)亮，圖中列真值表分析：ABCDABCDL0000001000100100100010011010010000101010010110001011000110000011001001101000110110011100100110110011101001111110發(fā)光管在t1～t2期間、t5～t6期間會(huì)亮。3、試寫(xiě)出圖2.48所示數(shù)字電路的邏輯函數(shù)表達(dá)式，并判斷其功能。（8分）解：電路的邏輯函數(shù)表達(dá)式為：列真值表：ABCF00000010010001111000101111011111輸入變量中有兩個(gè)或兩個(gè)以上為1時(shí)，輸出才為1，因此電路功能為多數(shù)表決器電路。第3單元能力訓(xùn)練檢測(cè)題一、填空題：1、能將某種特定信息轉(zhuǎn)換成機(jī)器識(shí)別的二進(jìn)制數(shù)碼的組合邏輯電路，稱之為編碼器；能將機(jī)器識(shí)別的二進(jìn)制數(shù)碼轉(zhuǎn)換成人們熟悉的十進(jìn)制或某種特定信息的組合邏輯電路，稱為譯碼器。2、在多數(shù)數(shù)據(jù)選送過(guò)程中，能夠根據(jù)需要將其中任意一路挑選出來(lái)的電路，稱之為數(shù)據(jù)選擇器，也叫做多路開(kāi)關(guān)。3、74LS147是10線—4線的集成優(yōu)先編碼器；74LS148芯片是8線—3線的集成優(yōu)先編碼器。4、74LS148的使能端為低電平時(shí)允許編碼；當(dāng)1時(shí)各輸出端及、均封鎖，編碼被禁止。5、兩片集成譯碼器74LS138芯片級(jí)聯(lián)可構(gòu)成一個(gè)4線—16線譯碼器。6、LED是指半導(dǎo)體數(shù)碼管顯示器件。二、判斷正誤題1、組合邏輯電路的輸出只取決于輸入信號(hào)的現(xiàn)態(tài)。（對(duì)）2、3線—8線譯碼器電路是三—八進(jìn)制譯碼器。（錯(cuò)）3、已知邏輯功能，求解邏輯表達(dá)式的過(guò)程稱為邏輯電路的設(shè)計(jì)。（對(duì)）4、編碼電路的輸入量一定是人們熟悉的十進(jìn)制數(shù)。（錯(cuò)）5、74LS138集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。（錯(cuò)）6、組合邏輯電路中的每一個(gè)門(mén)實(shí)際上都是一個(gè)存儲(chǔ)單元。（錯(cuò)）7、共陰極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。（錯(cuò)）8、只有最簡(jiǎn)的輸入、輸出關(guān)系，才能獲得結(jié)構(gòu)最簡(jiǎn)的邏輯電路。（對(duì)）三、選擇題1、下列各型號(hào)中屬于優(yōu)先編譯碼器是（C）。A、74LS85B、74LS138C、74LS148D、74LS482、七段數(shù)碼顯示管TS547是（B）。A、共陽(yáng)極LED管B、共陰極LED管C、共陽(yáng)極LCD管D、共陰極LCD管3、八輸入端的編碼器按二進(jìn)制數(shù)編碼時(shí)，輸出端的個(gè)數(shù)是（B）。A、2個(gè)B、3個(gè)C、4個(gè)D、8個(gè)4、四輸入的譯碼器，其輸出端最多為（D）。A、4個(gè)B、8個(gè)C、10個(gè)D、16個(gè)5、當(dāng)74LS148的輸入端按順序輸入時(shí)，輸出為（C）。A、101B、010C、001D、1106、譯碼器的輸入量是（A）。A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制7、編碼器的輸出量是（A）。A、二進(jìn)制B、八進(jìn)制C、十進(jìn)制D、十六進(jìn)制四、簡(jiǎn)述題1、試述組合邏輯電路的特點(diǎn)？答：組合邏輯電路的特點(diǎn)是：任意時(shí)刻，電路輸出狀態(tài)僅取決于該時(shí)刻的輸入狀態(tài)。2、分析組合邏輯電路的目的是什么？簡(jiǎn)述分析步驟。答：分析組合邏輯電路，目的就是清楚該電路的功能。分析步驟一般有以下幾個(gè)步驟：①根據(jù)已知邏輯電路圖寫(xiě)出相應(yīng)邏輯函數(shù)式；②對(duì)寫(xiě)出的邏輯函數(shù)式進(jìn)行化簡(jiǎn)。如果從最簡(jiǎn)式中可直接看出電路功能，則以下步驟可省略；③根據(jù)最簡(jiǎn)邏輯式寫(xiě)出相應(yīng)電路真值表，由真值表輸出、輸入關(guān)系找出電路的功能；④指出電路功能。3、何謂編碼？二進(jìn)制編碼和二—十進(jìn)制編碼有何不同？答：編碼就是將人們熟悉的十進(jìn)制數(shù)或某個(gè)特定信息用相應(yīng)的高、低電平輸入，使輸出轉(zhuǎn)換成機(jī)器識(shí)別的十進(jìn)制代碼的過(guò)程。二進(jìn)制編碼就是以自然二進(jìn)制碼進(jìn)行代碼編制，而二－十進(jìn)制編碼則是用多位二進(jìn)制數(shù)碼表示1位十進(jìn)制數(shù)碼的代碼編制。4、何謂譯碼？譯碼器的輸入量和輸出量在進(jìn)制上有何不同？答：譯碼就是把機(jī)器識(shí)別的二進(jìn)制碼譯為人們熟悉的十進(jìn)制碼或特定信息的過(guò)程。以二－十進(jìn)制譯碼為例，譯碼器的輸入量是十進(jìn)制代碼，輸出量是人們熟悉的十進(jìn)制。五、分析題1、根據(jù)表3-15所示內(nèi)容，分析其功能，并畫(huà)出其最簡(jiǎn)邏輯電路圖。表3-15組合邏輯電路真值表輸入輸出ABCF00010010010001101000101011001111分析：從真值表輸入、輸出關(guān)系可寫(xiě)出相應(yīng)邏輯函數(shù)式為：顯然，電路輸入相同時(shí)，輸出才為1，否則為0。因此該電路是一個(gè)三變量一致電路。&≥1=1AFBCD(&≥1=1AFBCD(a)≥1≥1&AFBC1(b)分析：（a）圖的邏輯函數(shù)式為：（b）圖的邏輯函數(shù)式為：六、設(shè)計(jì)題1、畫(huà)出實(shí)現(xiàn)邏輯函數(shù)的邏輯電路。設(shè)計(jì)：對(duì)邏輯函數(shù)式進(jìn)行化簡(jiǎn)：根據(jù)上述最簡(jiǎn)式可畫(huà)出邏輯電路為：&&≥1ABC&F2、設(shè)計(jì)一個(gè)三變量的判偶邏輯電路，其中0也視為偶數(shù)。設(shè)計(jì)：根據(jù)題目要求寫(xiě)出邏輯功能真值表如下;ABCF00000101001110010111011110010110根據(jù)真值表寫(xiě)出邏輯函數(shù)式并化簡(jiǎn)為最簡(jiǎn)與或式如下：&&≥1ABCF111&&&3、用與非門(mén)設(shè)計(jì)一個(gè)三變量的多數(shù)表決器邏輯電路。（10分）設(shè)計(jì)：根據(jù)題目要求寫(xiě)出邏輯功能真值表如下：ABCF00000101001110010111011100010111根據(jù)真值表寫(xiě)出邏輯函數(shù)式并化簡(jiǎn)為最簡(jiǎn)與或式如下：根據(jù)上述最簡(jiǎn)式畫(huà)出相應(yīng)邏輯電路圖如下：AABC&&&F&4、用與非門(mén)設(shè)計(jì)一個(gè)組合邏輯電路，完成如下功能：只有當(dāng)三個(gè)裁判（包括裁判長(zhǎng)）或裁判長(zhǎng)和一個(gè)裁判認(rèn)為杠鈴已舉起并符合標(biāo)準(zhǔn)時(shí)，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，表示舉重失敗。設(shè)計(jì)：根據(jù)題意取三個(gè)裁判分別為輸入變量A、B、C，A為裁判長(zhǎng)，設(shè)按下按鍵輸入為1，否則為0，舉重成功為1，舉重失敗為0，據(jù)題意列出相應(yīng)真值表如下：ABCF00000101001110010111011100000111根據(jù)真值表寫(xiě)出邏輯函數(shù)式并化簡(jiǎn)為最簡(jiǎn)與或式如下：根據(jù)上述最簡(jiǎn)式畫(huà)出相應(yīng)邏輯電路圖如下：AABC&&F&第4單元能力訓(xùn)練檢測(cè)題一、填空題1、兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器的功能有置0、置1和保持。電路中不允許兩個(gè)輸入端同時(shí)為低電平，否則將出現(xiàn)邏輯混亂。2、通常把一個(gè)CP脈沖引起觸發(fā)器多次翻轉(zhuǎn)的現(xiàn)象稱為空翻，有這種現(xiàn)象的觸發(fā)器是鐘控的RS觸發(fā)器，此類觸發(fā)器的工作屬于電平觸發(fā)方式。3、為有效地抑制“空翻”，人們研制出了邊沿觸發(fā)方式的主從型JK觸發(fā)器和維持阻塞型D觸發(fā)器。4、JK觸發(fā)器具有置0、置1、保持和翻轉(zhuǎn)四種功能。欲使JK觸發(fā)器實(shí)現(xiàn)的功能，則輸入端J應(yīng)接高電平1，K應(yīng)接高電平1。5、D觸發(fā)器的輸入端子有1個(gè)，具有置0和置1的功能。6、觸發(fā)器的邏輯功能通常可用特征議程、狀態(tài)轉(zhuǎn)換圖、功能真值表和時(shí)序波形圖等多種方法進(jìn)行描述。7、組合邏輯電路的基本單元是門(mén)電路，時(shí)序邏輯電路的基本單元是觸發(fā)器。8、JK觸發(fā)器的次態(tài)方程為Qn+1=jQn’+K’Qn；D觸發(fā)器的次態(tài)方程為Qn+1=Dn。9、觸發(fā)器有兩個(gè)互非的輸出端Q和，通常規(guī)定Q=1，=0時(shí)為觸發(fā)器的1狀態(tài)；Q=0，=1時(shí)為觸發(fā)器的0狀態(tài)。10、兩個(gè)與非門(mén)組成的基本RS觸發(fā)器，正常工作時(shí)，不允許0，其特征方程為，約束條件為。11、鐘控的RS觸發(fā)器，在正常工作時(shí)，不允許輸入端R=S=1，其特征方程為，約束條件為SR=0。12、把JK觸發(fā)器兩個(gè)輸入端子連在一起作為一個(gè)輸入就構(gòu)成了T觸發(fā)器，T觸發(fā)器具有的邏輯功能是保持和翻轉(zhuǎn)。13、讓T觸發(fā)器恒輸入“1”就構(gòu)成了T'觸發(fā)器，這種觸發(fā)器僅具有翻轉(zhuǎn)功能。二、正誤識(shí)別題1、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是RS觸發(fā)器。（錯(cuò)）2、基本的RS觸發(fā)器具有“空翻”現(xiàn)象。（錯(cuò)）3、鐘控的RS觸發(fā)器的約束條件是：R＋S=0。（錯(cuò)）4、JK觸發(fā)器的特征方程是：。（錯(cuò)）5、D觸發(fā)器的輸出總是跟隨其輸入的變化而變化。（對(duì)）6、CP=0時(shí)，由于JK觸發(fā)器的導(dǎo)引門(mén)被封鎖而觸發(fā)器狀態(tài)不變。（對(duì)）7、主從型JK觸發(fā)器的從觸發(fā)器開(kāi)啟時(shí)刻在CP下降沿到來(lái)時(shí)。（對(duì)）8、觸發(fā)器和邏輯門(mén)一樣，輸出取決于輸入現(xiàn)態(tài)。（錯(cuò)）9、維持阻塞D觸發(fā)器狀態(tài)變化在CP下降沿到來(lái)時(shí)。（錯(cuò)）10、凡采用電位觸發(fā)方式的觸發(fā)器，都存在“空翻”現(xiàn)象。（錯(cuò)）三、選擇題1、僅具有置“0”和置“1”功能的觸發(fā)器是（C）。A、基本RS觸發(fā)器B、鐘控RS觸發(fā)器C、D觸發(fā)器D、JK觸發(fā)器2、由與非門(mén)組成的基本RS觸發(fā)器不允許輸入的變量組合為（A）。A、00B、01C、10D、113、鐘控RS觸發(fā)器的特征方程是（D）。A、B、C、D、4、僅具有保持和翻轉(zhuǎn)功能的觸發(fā)器是（B）。A、JK觸發(fā)器B、T觸發(fā)器C、D觸發(fā)器D、Tˊ觸發(fā)器5、觸發(fā)器由門(mén)電路構(gòu)成，但它不同門(mén)電路功能，主要特點(diǎn)是具有（C）A、翻轉(zhuǎn)功能B、保持功能C、記憶功能D、置0置1功能6、TTL集成觸發(fā)器直接置0端和直接置1端在觸發(fā)器正常工作時(shí)應(yīng)（C）A、=1，=0B、=0，=1C、保持高電平“1”D、保持低電平“0”7、按觸發(fā)器觸發(fā)方式的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（C）8、按邏輯功能的不同，雙穩(wěn)態(tài)觸發(fā)器可分為（D）。9、為避免“空翻”現(xiàn)象，應(yīng)采用（B）方式的觸發(fā)器。A、主從觸發(fā)B、邊沿觸發(fā)C、電平觸發(fā)10、為防止“空翻”，應(yīng)采用（C）結(jié)構(gòu)的觸發(fā)器。A、TTLB、MOSC、主從或維持阻塞四、簡(jiǎn)述題1、時(shí)序邏輯電路的基本單元是什么？組合邏輯電路的基本單元又是什么？答：時(shí)序邏輯電路的基本單元是觸發(fā)器，組合邏輯電路的基本單元是門(mén)電路。2、何謂“空翻”現(xiàn)象？抑制“空翻”可采取什么措施？答：在時(shí)鐘脈沖CP＝1期間，觸發(fā)器的輸出隨輸入發(fā)生多次翻轉(zhuǎn)的現(xiàn)象稱為空翻。抑制空翻的最好措施就是讓觸發(fā)器采取邊沿觸發(fā)方式。3、試分別寫(xiě)出鐘控RS觸發(fā)器、JK觸發(fā)器和D觸發(fā)器的特征方程。答：鐘控RS觸發(fā)器的特征方程：，SR=0（約束條件）；JK觸發(fā)器的特征方程：；D觸發(fā)器的特征方程：Qn+1=Dn。4、你能否推出由兩個(gè)或非門(mén)組成的基本RS觸發(fā)器的功能？寫(xiě)出其真值表?；蚍情T(mén)構(gòu)成的基本RS觸發(fā)器≥或非門(mén)構(gòu)成的基本RS觸發(fā)器≥1門(mén)1RS≥1門(mén)2功能真值表也與鐘控RS觸發(fā)器完全相同。五、分析題1、已知TTL主從型JK觸發(fā)器的輸入控制端J和K及CP脈沖波形如圖4.23所示，試根據(jù)它們的波形畫(huà)出相應(yīng)輸出端Q的波形。CPCPJKCPJCPJKQ2、寫(xiě)出圖4.24所示各邏輯電路的次態(tài)方程。解：（a）圖：（b）圖：（c）圖：（d）圖：（e）圖：（f）圖：1DC11DC1QACP（a）1DC1QCP（b）1DC1QCP（c）1JC11KQ1CP（d）圖1JC11KQCP（e）1JC11KQCP（f）圖4.25解：（1）驅(qū)動(dòng)方程：J0=1,K0=1=（2）狀態(tài)方程：（3）輸出方程：Y=（4）狀態(tài)轉(zhuǎn)換圖(右圖所示)：（5）功能：同步的、穆?tīng)栃偷?、四進(jìn)制加法器。4、電路如圖4.26所示：(1)圖示電路中采用什么觸發(fā)方式；(2)分析下圖所示時(shí)序邏輯電路，并指出其邏輯功能；(3)設(shè)觸發(fā)器初態(tài)為0，畫(huà)出在CP脈沖下Q0和Q1的波形。JJCPQCQ0Q1KJQCK“1”圖圖解：①JK觸發(fā)器采用的都是邊沿觸發(fā)方式；②分析電路：電路驅(qū)動(dòng)方程：J0＝K0＝1，J1＝K1＝Q0，將驅(qū)動(dòng)方程代入觸發(fā)器的特征方程可得：，。功能真值表：Q1nQ0nQ1n+1Q0n+10001011010111100由功能真值表可看出，這是一個(gè)2位四進(jìn)制加計(jì)數(shù)器。③電路初態(tài)為0，畫(huà)出其時(shí)序波形圖如下：CPCPQ0Q1第5單元能力訓(xùn)練檢測(cè)題一、填空題1、時(shí)序邏輯電路通常由組合邏輯電路和存儲(chǔ)電路兩部分組成。2、根據(jù)時(shí)序邏輯電路按各位觸發(fā)器接受時(shí)鐘脈沖控制信號(hào)的不同，可分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路兩大類。3、通常用驅(qū)動(dòng)方程、狀態(tài)方程和輸出方程來(lái)描述時(shí)序邏輯電路。4、時(shí)序邏輯電路按照各位觸發(fā)器觸發(fā)器的時(shí)鐘脈沖是否相同可分為同步時(shí)序邏輯電路和異步時(shí)序邏輯電路兩大類。5、時(shí)序邏輯電路中僅有存儲(chǔ)電路輸出時(shí)，構(gòu)成的電路類型通常稱為莫爾型時(shí)序邏輯電路；如果電路輸出除存儲(chǔ)電路輸出外，還包含組合邏輯電路輸出端時(shí)，構(gòu)成的電路類型稱為米萊型時(shí)序邏輯電路。6、可以用來(lái)暫時(shí)存放數(shù)據(jù)的器件稱為寄存器，若要存儲(chǔ)4位二進(jìn)制代碼，該器件必須有4位觸發(fā)器。7、時(shí)序邏輯電路中某計(jì)數(shù)器中的無(wú)效碼若在開(kāi)機(jī)時(shí)出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計(jì)數(shù)器能夠很快自行進(jìn)入有效循環(huán)體，使無(wú)效碼不再出現(xiàn)的能力稱為自啟動(dòng)能力。8、若構(gòu)成一個(gè)六進(jìn)制計(jì)數(shù)器，至少要采用三位觸發(fā)器，這時(shí)構(gòu)成的電路有6個(gè)有效狀態(tài)，2個(gè)無(wú)效狀態(tài)。9、移位寄存器除有存儲(chǔ)代碼的功能外，還有移位功能。10、用四位移位寄存器構(gòu)成環(huán)行計(jì)數(shù)器時(shí)，有效狀態(tài)共有4個(gè)；若構(gòu)成扭環(huán)計(jì)數(shù)器時(shí)，其有效狀態(tài)是8個(gè)。11、寄存器是可用來(lái)存放數(shù)碼、運(yùn)算結(jié)果或指令的電路，通常由具有存儲(chǔ)功能的多位觸發(fā)器組合起來(lái)構(gòu)成。一位觸發(fā)器可以存儲(chǔ)1個(gè)二進(jìn)制代碼，存放n個(gè)二進(jìn)制代碼的寄存器，需用n位觸發(fā)器來(lái)構(gòu)成。12、74LS194是典型的四位TTL型集成雙向移位寄存器芯片，具有左移和右移、并行輸入、保持?jǐn)?shù)據(jù)和清除數(shù)據(jù)等功能。13、通常模值相同的同步計(jì)數(shù)器比異步計(jì)數(shù)器的結(jié)構(gòu)復(fù)雜，工作速度快。二、判斷題1、集成計(jì)數(shù)器通常都具有自啟動(dòng)能力。（對(duì)）2、使用3個(gè)觸發(fā)器構(gòu)成的計(jì)數(shù)器最多有8個(gè)有效狀態(tài)。（對(duì)）3、同步時(shí)序邏輯電路中各觸發(fā)器的時(shí)鐘脈沖CP不一定相同。（錯(cuò)）4、利用一個(gè)74LS90可以構(gòu)成一個(gè)十二進(jìn)制的計(jì)數(shù)器。（錯(cuò)）5、用移位寄存器可以構(gòu)成8421BCD碼計(jì)數(shù)器。（錯(cuò)）6、555電路的輸出只能出現(xiàn)兩個(gè)狀態(tài)穩(wěn)定的邏輯電平之一。（對(duì)）7、施密特觸發(fā)器的作用就是利用其回差特性穩(wěn)定電路。（錯(cuò)）8、莫爾型時(shí)序邏輯電路，分析時(shí)可以不寫(xiě)輸出方程。（對(duì)）9、十進(jìn)制計(jì)數(shù)器是用十進(jìn)制數(shù)碼“0～9”進(jìn)行計(jì)數(shù)的。（錯(cuò)）10、利用集成計(jì)數(shù)器芯片的預(yù)置數(shù)功能可獲得任意進(jìn)制的計(jì)數(shù)器。（對(duì)）三、選擇題1、描述時(shí)序邏輯電路功能的兩個(gè)必不可少的重要方程式是（B）。A、次態(tài)方程和輸出方程B、次態(tài)方程和驅(qū)動(dòng)方程C、驅(qū)動(dòng)方程和時(shí)鐘方程D、驅(qū)動(dòng)方程和輸出方程2、用8421BCD碼作為代碼的十進(jìn)制計(jì)數(shù)器，至少需要的觸發(fā)器個(gè)數(shù)是（C）。A、2B、3C、4D、53、按觸發(fā)器狀態(tài)轉(zhuǎn)換與時(shí)鐘脈沖CP的關(guān)系分類，計(jì)數(shù)器可分為（A）兩大類。A、同步和異步B、加計(jì)數(shù)和減計(jì)數(shù)C、二進(jìn)制和十進(jìn)制4、能用于脈沖整形的電路是（C）。A、雙穩(wěn)態(tài)觸發(fā)器B、單穩(wěn)態(tài)觸發(fā)器C、施密特觸發(fā)器5、由3級(jí)觸發(fā)器構(gòu)成的環(huán)形和扭環(huán)形計(jì)數(shù)器的計(jì)數(shù)模值依次為（D）。A、模6和模3B、模8和模8C、模6和模8D、模3和模66、下列敘述正確的是（D）A、譯碼器屬于時(shí)序邏輯電路B、寄存器屬于組合邏輯電路C、555定時(shí)器是典型的時(shí)序邏輯電路D、計(jì)數(shù)器屬于時(shí)序邏輯電路7、利用中規(guī)模集成計(jì)數(shù)器構(gòu)成任意進(jìn)制計(jì)數(shù)器的方法是（B）8、設(shè)計(jì)1個(gè)能存放8位二進(jìn)制代碼的寄存器，需要（A）觸發(fā)器。A、8位B、2位C、3位D、4位9、在下列器件中，不屬于時(shí)序邏輯電路的是（C）A、計(jì)數(shù)器B、序列信號(hào)檢測(cè)器C、全加器D、寄存器10、改變555定時(shí)電路的電壓控制端CO的電壓值，可改變（C）A、555定時(shí)電路的高、低輸出電平B、開(kāi)關(guān)放電管的開(kāi)關(guān)電平C、比較器的閾值電壓D、置“0”端的電平值四、簡(jiǎn)述題1、說(shuō)明同步時(shí)序邏輯電路和異步時(shí)序邏輯電路有何不同？答：同步時(shí)序邏輯電路的各位觸發(fā)器是由同一個(gè)時(shí)鐘脈沖控制的；異步時(shí)序邏輯電路的各位觸發(fā)器的時(shí)鐘脈沖控制端各不相同，狀態(tài)變化發(fā)生的時(shí)間通常也不相同。2、鐘控的RS觸發(fā)器能用作移位寄存器嗎？為什么？答：移位寄存器除寄存數(shù)據(jù)外，還能將數(shù)據(jù)在寄存器內(nèi)移位，因此鐘控的RS觸發(fā)器不能用做這類寄存器，因?yàn)樗哂小翱辗眴?wèn)題，若用于移位寄存器中，很可能造成一個(gè)CP脈沖下多次移位現(xiàn)象。用作移位寄存器的觸發(fā)器只能是克服了“空翻”現(xiàn)象的邊沿觸發(fā)器。3、何謂計(jì)數(shù)器的自啟動(dòng)能力？答：所謂自啟動(dòng)能力：指時(shí)序邏輯電路中某計(jì)數(shù)器中的無(wú)效狀態(tài)碼，若在開(kāi)機(jī)時(shí)出現(xiàn)，不用人工或其它設(shè)備的干預(yù)，計(jì)數(shù)器能夠很快自行進(jìn)入有效循環(huán)體，使無(wú)效狀態(tài)碼不再出現(xiàn)的能力。4、施密特觸發(fā)器具有什么顯著特征？主要應(yīng)用有哪些？答：施密特觸發(fā)器的顯著特征有兩個(gè)：一是輸出電壓隨輸入電壓變化的曲線不是單值的，具有回差特性；二是電路狀態(tài)轉(zhuǎn)換時(shí)，輸出電壓具有陡峭的跳變沿。利用施密特觸發(fā)器可對(duì)電路中的輸入電信號(hào)進(jìn)行波形整形、波形變換、幅度鑒別及脈沖展寬等。五、分析題1、試用74LS161集成芯片構(gòu)成十二進(jìn)制計(jì)數(shù)器。要求采用反饋預(yù)置法實(shí)現(xiàn)。QAQAQBQCQDTPCPDADBDCDDCrCOLD741611CP1&J1KJ1K1Q1J2K2Q2J3K3Q3DCPQ1Q2Q3CPD解：分析：（1）電路為同步的米萊型時(shí)序邏輯電路；（2）各觸發(fā)器的驅(qū)動(dòng)方程：J1=DK1=J2=Q1nK2=J3=Q1nK3=各觸發(fā)器的次態(tài)方程：（3）根據(jù)上述方程，寫(xiě)出相應(yīng)的邏輯功能真值表：CPDQ1nQ2nQ3n1↓00000002↓10001003↓01000104↓00100015↓0001000從功能真值表中可看出，該電路屬于右移移位寄存器。其時(shí)序邏輯圖如圖中紅筆示。3、已知計(jì)數(shù)器的輸出端Q2、Q1、Q0的輸出波形如圖5.43所示，試畫(huà)出對(duì)應(yīng)的狀態(tài)轉(zhuǎn)換圖，并分析該計(jì)數(shù)器為幾進(jìn)制計(jì)數(shù)器。解：狀態(tài)轉(zhuǎn)換關(guān)系為：101→010→011→000→100→001→110。該計(jì)數(shù)器為七進(jìn)制計(jì)數(shù)器。圖5.44CP圖5.44CPQ31J1KC1&Q21J1KC1Q11J1KC1F解：功能轉(zhuǎn)換真值表：Q3nQ2nQ1nQ3n+1Q2n+1Q1n+1F00000100010100010011001110001000001101011111001011110011畫(huà)出狀態(tài)轉(zhuǎn)換圖如下：QQ3nQ2nQ1n111111110000010001110000010001101100011101100011由狀態(tài)轉(zhuǎn)換圖可看出，這是一個(gè)模5加計(jì)數(shù)器，具有自啟動(dòng)能力。第6單元能力訓(xùn)練檢測(cè)題一、填空題：1、一個(gè)存儲(chǔ)矩陣有64行、64列，則存儲(chǔ)容量為4096個(gè)存儲(chǔ)單元。2、動(dòng)態(tài)MOS存儲(chǔ)單元是利用電容C上存儲(chǔ)的電壓存儲(chǔ)信息的，為了不丟失信息，必須不斷刷新。3、EPROM的存儲(chǔ)單元是在MOS管中置入浮置柵的方法實(shí)現(xiàn)的。寫(xiě)入程序時(shí)，在漏極和襯底之間加足夠高的反向脈沖電壓，可使PN結(jié)產(chǎn)生雪崩擊穿，產(chǎn)生的高能電子穿透二氧化硅絕緣層進(jìn)入浮置柵中。當(dāng)將外部提供的電源去掉后，浮置柵中的電子無(wú)放電回路而被保留下來(lái)。4、半導(dǎo)體存儲(chǔ)器按照存、取功能上的不同可分為只讀存儲(chǔ)器ROM和隨機(jī)存取存儲(chǔ)器RAM兩大類。其中只讀存儲(chǔ)器ROM事先存入的信息不會(huì)因?yàn)橄码姸鴣G失；而隨機(jī)存取存儲(chǔ)器RAM關(guān)閉電源或發(fā)生斷電時(shí)，其中的數(shù)據(jù)就會(huì)丟失。5、存儲(chǔ)器的兩大主要技術(shù)指標(biāo)是存儲(chǔ)容量和存取速度。6、RAM主要包括地址譯碼器、存儲(chǔ)矩陣和讀/寫(xiě)控制電路三大部分。7、存儲(chǔ)器容量的擴(kuò)展方法通常有字?jǐn)U展、位擴(kuò)展和字、位同時(shí)擴(kuò)展三種方式。8、ROM按照存儲(chǔ)信息寫(xiě)入方式的不同可分為固定ROM、可編程的PROM、可光擦除可編程的EPROM和可電擦除可編程的E2PROM。二、判斷正、誤題1、RAM的片選信號(hào)=“0”時(shí)被禁止讀寫(xiě)。（錯(cuò)）2、EPROM是采用浮置柵技術(shù)工作的可編程存儲(chǔ)器。（對(duì)）3、ROM和RAM中存入的信息在電源斷掉后都不會(huì)丟失。（錯(cuò)）4、1024×1位的RAM中，每個(gè)地址中只有1個(gè)存儲(chǔ)單元。（對(duì)）5、可編程存儲(chǔ)器的內(nèi)部結(jié)構(gòu)都存在與陣列和或陣列。（對(duì)）6、存儲(chǔ)器字?jǐn)?shù)的擴(kuò)展可以利用外加譯碼器控制數(shù)個(gè)芯片的片選輸入端來(lái)實(shí)現(xiàn)。（對(duì)）7、所有的半導(dǎo)體存儲(chǔ)器在運(yùn)行時(shí)都具有讀和寫(xiě)的功能。（錯(cuò)）8、ROM的每個(gè)與項(xiàng)（地址譯碼器的輸出）都一定是最小項(xiàng)。（對(duì)）三、選擇題1、一個(gè)容量為1K×8的存儲(chǔ)器有（B）個(gè)存儲(chǔ)單元。A.8B.8KC.8000D.90182、要構(gòu)成容量為4K×8的RAM，需要（D）片容量為256×4的RAM。A.2B.4C.8D.323、尋址容量為16K×8的RAM需要（C）根地址線。A.4B.8C.14D.164、某存儲(chǔ)器具有8根地址線和8根雙向數(shù)據(jù)線，則該存儲(chǔ)器的容量為（C）。A.8×3B.8K×8C.256×8D.256×2565、隨機(jī)存取存儲(chǔ)器具有（A）功能。A.讀/寫(xiě)B(tài).無(wú)讀/寫(xiě)C.只讀D.只寫(xiě)6、欲將容量為128×1的RAM擴(kuò)展為1024×8，則需要控制各片選端的輔助譯碼器的輸出端數(shù)為（D）。A.1B.2C.3D.87、只讀存儲(chǔ)器ROM在運(yùn)行時(shí)具有（A）功能。A.讀/無(wú)寫(xiě)B(tài).無(wú)讀/寫(xiě)C.讀/寫(xiě)D.無(wú)讀/無(wú)寫(xiě)8、只讀存儲(chǔ)器ROM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容（D）。A.全部改變B.全部為0C.不可預(yù)料D.保持不變9、隨機(jī)存取存儲(chǔ)器RAM中的內(nèi)容，當(dāng)電源斷掉后又接通，存儲(chǔ)器中的內(nèi)容（C）。A.全部改變B.全部為1C.不確定D.保持不變10、一個(gè)容量為512×1的靜態(tài)RAM具有（ A）。A.地址線9根，數(shù)據(jù)線1根B.地址線1根，數(shù)據(jù)線9根C.地址線512根，數(shù)據(jù)線9根D.地址線9根，數(shù)據(jù)線512根四、簡(jiǎn)答題1、現(xiàn)有（1024B×4）RAM集成芯片一個(gè)，該RAM有多少個(gè)存儲(chǔ)單元？有多少條地址線？該RAM含有多少個(gè)字？其字長(zhǎng)是多少位？訪問(wèn)該RAM時(shí)，每次會(huì)選中幾個(gè)存儲(chǔ)單元？答：該RAM集成芯片有4096個(gè)存儲(chǔ)單元；地址線為10根；含有1024個(gè)字，字長(zhǎng)是4位；訪問(wèn)該RAM時(shí)，每次會(huì)選中4個(gè)存儲(chǔ)單元。2、什么是ROM？什么是RAM？它們的結(jié)構(gòu)組成相同嗎？二者的主要區(qū)別是什么？答：按存取方式分類，半導(dǎo)體存儲(chǔ)器則可分為隨機(jī)存取存儲(chǔ)器（RAM）和只讀存儲(chǔ)器（ROM）兩種形式。RAM是能夠通過(guò)指令隨機(jī)地、個(gè)別地對(duì)其中各個(gè)單元進(jìn)行讀/寫(xiě)操作的一類存儲(chǔ)器；ROM是計(jì)算機(jī)系統(tǒng)的在線運(yùn)行過(guò)程中，只能對(duì)其進(jìn)行讀操作，而不能進(jìn)行寫(xiě)操作的一類存儲(chǔ)器。。RAM和ROM都是由地址譯碼器、存儲(chǔ)矩陣和讀/寫(xiě)控制電路所組成；RAM與ROM的根本區(qū)別在于：正常工作狀態(tài)下，ROM只能讀出不能寫(xiě)入，而RAM則既能讀出又能寫(xiě)入。3、若存儲(chǔ)器的容量為256K×8位，其地址線為多少位？數(shù)據(jù)線數(shù)？若存儲(chǔ)器的容量為512M×8位，其地址線又為多少位?答：存儲(chǔ)器容量＝字?jǐn)?shù)×位數(shù)，當(dāng)存儲(chǔ)器的容量