第5章微機總線

第5章微機總線5.1總線技術(shù)5.28086的引腳信號5.38086的總線時序5.4奔騰處理器引腳和時序5.5微機系統(tǒng)總線本章內(nèi)容5.1總線技術(shù)5.28086的引腳信號5.38086的總線時序5.4奔騰處理器引腳和時序5.5微機系統(tǒng)總線本章內(nèi)容5.1總線技術(shù)微型計算機系統(tǒng)的總線結(jié)構(gòu)以總線作為信息傳輸?shù)墓餐ǖ揽偩€結(jié)構(gòu)的特點通過總線相互連接、實現(xiàn)數(shù)據(jù)傳輸組態(tài)靈活、易于擴展等廣泛應(yīng)用的總線都實現(xiàn)了標準化，便于在互連各個部件時遵循共同的總線規(guī)范5.1.1總線類型總線連接方法廣泛用于微機系統(tǒng)的各個連接層次上芯片總線：芯片總線：大規(guī)模集成電路芯片內(nèi)部（如微處理器的內(nèi)部總線）局部總線：元件級總線，一個單板機或一個插件板的板內(nèi)總線，用于板上各芯片的連接。內(nèi)總線： 一般稱為系統(tǒng)總線，又稱微機總線或板級總線，是主機板中微處理器、存儲器及I/O接口電路之間，主機模板與各種接口模板之間。是微機中最重要的一種總線外總線： 微機系統(tǒng)之間以及微機系統(tǒng)與外部設(shè)備之間微機總線層次結(jié)構(gòu)I/O接口ROMRAMCPU（片內(nèi)總線）外總線主機板芯片總線擴充存儲器計算機通信接口打印機打印機接口智能儀表儀表接口局域網(wǎng)絡(luò)網(wǎng)絡(luò)接口內(nèi)總線（系統(tǒng)總線）5.1.2總線的數(shù)據(jù)傳輸主設(shè)備(Master)：控制總線完成數(shù)據(jù)傳輸從設(shè)備(Slave)：被動實現(xiàn)數(shù)據(jù)交換某一時刻，只能有一個主設(shè)備控制總線，其他設(shè)備此時可以作為從設(shè)備某一時刻，只能有一個設(shè)備向總線發(fā)送數(shù)據(jù)，但可以有多個設(shè)備從總線接收數(shù)據(jù)1.總線操作總線請求和仲裁（Busrequest&Arbitration）使用總線的主模塊提出申請總線仲裁機制確定把總線分配給請求模塊尋址（Addressing）主模塊發(fā)出將要訪問的從模塊地址信息以及有關(guān)命令，啟動從模塊數(shù)據(jù)傳送（DataTransfer）源模塊發(fā)出數(shù)據(jù)，經(jīng)數(shù)據(jù)總線傳送到目標模塊結(jié)束（Ending）數(shù)據(jù)、地址、狀態(tài)、命令信息均從總線上撤除，讓出總線2.總線仲裁總線仲裁：決定當前控制總線的主設(shè)備集中仲裁系統(tǒng)有一個中央仲裁器（控制器），負責主模塊的總線請求和分配總線的使用分布仲裁不需要中央仲裁器各個主模塊都有自己的仲裁器和唯一的仲裁號主模塊請求總線時，發(fā)送其仲裁號比較各個主設(shè)備仲裁號決定3.同步方式同步時序總線操作過程由共用的總線時鐘信號控制適合速度相當?shù)钠骷ミB總線，否則需要準備好信號讓快速器件等待慢速器件（半同步）處理器控制的總線時序采用同步時序異步時序總線操作需要握手聯(lián)絡(luò)（應(yīng)答）信號控制傳輸?shù)拈_始伴隨有啟動（選通或讀寫）信號傳輸?shù)慕Y(jié)束有一個確認信號，進行應(yīng)答操作周期可變、可以混合慢速和快速器件4.傳輸類型讀數(shù)據(jù)傳送：數(shù)據(jù)由從設(shè)備到主設(shè)備寫數(shù)據(jù)傳送：數(shù)據(jù)由主設(shè)備到從設(shè)備猝發(fā)傳送（數(shù)據(jù)塊傳送）給出起始地址，將固定塊長的數(shù)據(jù)一個接一個地從相鄰地址讀出或?qū)懭雽懞笞x（Read-After-Write）先寫后讀同一個地址單元，適用于校驗讀修改寫（Read-Modify-Write）先讀后寫同一個地址單元，適用共享數(shù)據(jù)保護廣播（Broadcast）一個主設(shè)備對多個從設(shè)備的寫入操作5.性能指標總線寬度總線能夠同時傳送的數(shù)據(jù)位數(shù)位數(shù)越多，一次能夠傳送的數(shù)據(jù)量越大總線頻率總線信號的時鐘頻率時鐘頻率越高，工作速度越快總線帶寬（Bandwidth）單位時間傳輸?shù)臄?shù)據(jù)量總線帶寬越大，總線性能越高總線帶寬總線帶寬＝總線傳輸速率＝吞吐率總線帶寬＝傳輸?shù)臄?shù)據(jù)量÷需要的時間常用單位每秒兆字節(jié)（MB/s）每秒兆位（Mb/s）或每秒位（bps）5MHz的8086微處理器16÷（4×0.2×10-6）bps＝20×106bps＝2.5MB/S66MHz的Pentium，基本非流水線總線周期64÷2×66×106bps＝264MB/S66MHz的Pentium，2-1-1-1猝發(fā)讀周期32÷5×66×106B/S＝422.4MB/S舉例1M＝1065.1.3總線信號和時序地址總線主控模塊（如處理器）的地址總線都是輸出的從模塊（如存儲器或I/O端口）的地址總線都是輸入的數(shù)據(jù)總線雙向傳輸，在主從模塊間傳送、交換數(shù)據(jù)信息控制總線有輸出也有輸入信號基本功能是控制存儲器及I/O讀寫操作還包括中斷與DMA控制、總線仲裁、數(shù)據(jù)傳輸握手聯(lián)絡(luò)等1.引腳信號信號的功能用英文單詞或英文縮寫表示引腳名稱信號的流向處理器輸出到外部，從外部輸入到處理器內(nèi)部有效方式低電平、高電平有效，上升沿、下降沿有效高電平和低電平都有效三態(tài)能力高阻狀態(tài)放棄對引腳的控制其他設(shè)備控制該引腳引腳信號的功能示意2.總線時序總線時序（Timing）描述總線信號隨時間變化的規(guī)律以及總線信號間的相互關(guān)系采用時序圖形象化地表現(xiàn)時序指令周期一條指令從取指、譯碼到最終執(zhí)行完成的過程總線周期或機器周期伴隨有數(shù)據(jù)交換的總線操作T狀態(tài)處理器的基本工作節(jié)拍，對應(yīng)時鐘周期5.28086的引腳信號8086/8088CPU共有40個引腳。由于8088的外部數(shù)據(jù)總線為8位，而8086為16位，因此，二者的外部引腳功能并不完全相同。5.1總線技術(shù)5.28086的引腳信號5.38086的總線時序5.4奔騰處理器引腳和時序5.5微機系統(tǒng)總線本章內(nèi)容5.28086的引腳信號12345678910111213141516171819204039383736353433323130292827262524232221

GNDAD14AD13AD12AD11AD10AD9AD8AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCAD15A16/S3A17/S4A18/S5A19/S6BHE*/S7MN/MX*RD*RQ0*/GT0*(HOLD*)RQ1*/GT1*(HLDA*)LOCK*(WR*)S2*(M/IO*

)S1*(DT/R*

)S0*(DEN*

)ALEINTATEST*READYRESET80868086的引腳圖5.28086的引腳信號12345678910111213141516171819204039383736353433323130292827262524232221

GNDA14A13A12A11A10A9A8

AD7AD6AD5AD4AD3AD2AD1AD0NMIINTRCLKGNDVCCA15A16/S3A17/S4A18/S5A19/S6SS0*(HIGH)MN/MX*RD*HOLD(RQ)*/GT0*)HLDA(RQ1*/GT1*)WR*(LOCK*)M/IO(S2*

)DT/R*(S1*

)DEN(S0

)ALEINTATEST*READYRESET80888088的引腳圖5.28086的引腳信號分類學習這40個引腳（總線）信號數(shù)據(jù)和地址引腳讀寫控制引腳中斷請求和響應(yīng)引腳總線請求和響應(yīng)引腳其它引腳5.2.1地址/數(shù)據(jù)引腳AD15～AD0（Address/Data）地址/數(shù)據(jù)分時復用引腳，共16個引腳單向輸出地址總線，雙向數(shù)據(jù)總線，三態(tài)輸出A19/S6～A16/S3（Address/Status）地址/狀態(tài)分時復用引腳，4個三態(tài)輸出信號輸出高4位地址、狀態(tài)信號BHE*/S7（ByteHighEnable/Status）高字節(jié)允許/狀態(tài)分時復用引腳，三態(tài)輸出信號輸出低有效表示傳送高字節(jié)數(shù)據(jù)，狀態(tài)信號總線復用：同一引腳在不同時刻具有不同功能5.2.1地址/數(shù)據(jù)引腳由于微機連接外設(shè)的能力有限以及I/O地址空間不需要很大，所以8086處理器在尋址外設(shè)時只使用了20位物理地址的低16位，即A15-A0.如果仍然按照每個I/O地址對應(yīng)一個字節(jié)數(shù)據(jù)，那么16位I/O地址總線具有64K個8位端口如果將以偶數(shù)地址開始的連續(xù)兩個I/O地址作為一個16位I/O端口，則16位I/O地址總線具有32K個16位端口。5.2.2讀寫控制信號8086的兩種組態(tài)模式8088/8086具有兩種組態(tài)，構(gòu)成兩種不同規(guī)模的應(yīng)用系統(tǒng)最小組態(tài)模式構(gòu)成小規(guī)模的應(yīng)用系統(tǒng)，如系統(tǒng)中只有一個80868086本身提供所有的系統(tǒng)總線信號最大組態(tài)模式構(gòu)成較大規(guī)模的應(yīng)用系統(tǒng)，例如與數(shù)值協(xié)處理器8087一起構(gòu)成系統(tǒng)時此時，8086和總線控制器8288共同形成系統(tǒng)總線信號最小工作模式下硬件邏輯圖地＋5V讀寫控制讀寫控制讀寫控制CSH奇地址存儲體8284時鐘發(fā)生器/RESRDYCBD7~D0D15~D8DBCSL偶地址存儲體CSI/O接口ABA0A1~A19BHE

STBOE8282鎖存器8086CPUMN/MXINTARDCLKWRREADYM/IORESETALEBHEA19-A16AD15-AD0DENDT/RTOE8286

收發(fā)器D15~D0最大工作模式下硬件邏輯圖地地讀寫控制讀寫控制讀寫控制CSI/O接口

STBOE8282鎖存器TOE8286TOE8286

收發(fā)器8284時鐘發(fā)生器RESETREADYA1~A19A0BHEABD7~D0D15~D8DBCBD15~D0CSH奇地址存儲體CSL偶地址存儲體8288S0INTAS1MRDCS2MWTCDENIORCDT/RIOWCALE8086CPUS0S1S2MN/MXCLKREADYRESET

BHEA19-A16AD15-AD01.基本讀寫引腳ALE（AddressLatchEnable）地址鎖存允許，三態(tài)、輸出、高電平有效有效時，表示復用引腳正在傳送地址信號M/IO*（Memory/InputandOutput）訪問存儲器或者I/O，三態(tài)、輸出、高低電平均有效高電平（M），表示處理器訪問存儲器低電平時（IO*），表示處理器訪問I/O端口WR*（Write）寫控制，三態(tài)、輸出、低電平有效有效時，表示處理器正將數(shù)據(jù)寫到存儲單元或I/O端口RD*（Read）讀控制，三態(tài)、輸出、低電平有效有效時，表示處理器正從存儲單元或I/O端口讀取數(shù)據(jù)2.基本總線操作存儲器讀（MemoryRead）處理器從存儲器讀取代碼或讀取操作數(shù)每條指令執(zhí)行前都需從主存取指以存儲單元為源操作數(shù)的指令在執(zhí)行時存儲器寫（MemoryWrite）處理器向存儲器寫入操作數(shù)以存儲單元為目的操作數(shù)的指令在執(zhí)行時I/O讀（Input/OutputRead）處理器從外設(shè)讀取操作數(shù)只有執(zhí)行輸入指令I(lǐng)N時才有I/O寫（Input/OutputWrite）處理器向外設(shè)寫出操作數(shù)只有執(zhí)行輸出指令OUT時才有讀寫控制信號的組合M/IO*、WR*和RD*是最基本的控制信號組合后，控制4種基本的總線周期總線周期M/IO*WR*RD*存儲器讀MEMR*高高低存儲器寫MEMW*高低高I/O讀IOR*低高低I/O寫IOW*低低高3.同步操作引腳同步操作讀寫操作需要保證存儲器或外設(shè)與處理器速度一致，否則，慢速的I/O或存儲器發(fā)出一個信號，讓快速的處理器等待READY---就緒(準備好)是一個輸入給處理器的信號，高電平有效表示可以進行數(shù)據(jù)讀寫所以，存儲器或I/O端口可利用該信號無效來請求處理器等待數(shù)據(jù)的到達處理器在進行讀寫前檢測READY引腳5.2.3其他控制信號處理器必定具有地址總線數(shù)據(jù)總線基本讀寫控制信號還有中斷請求和響應(yīng)信號總線請求和響應(yīng)信號時鐘信號、復位信號電源Vcc地線GND1.中斷請求和響應(yīng)引腳INTR（InterruptRequest）可屏蔽中斷請求，高電平有效的輸入信號有效時，表示中斷請求設(shè)備向處理器申請可屏蔽中斷中斷IF標志對該中斷請求進行屏蔽主要用于實現(xiàn)外設(shè)數(shù)據(jù)交換的中斷服務(wù)INTA*（InterruptAcknowledge）可屏蔽中斷響應(yīng)，低電平有效的輸出信號有效時，表示來自INTR引腳的中斷請求已被處理器響應(yīng)NMI（Non-MaskableInterrupt）不可屏蔽中斷請求，上升沿有效的輸入信號有效時，表示外界向CPU申請不可屏蔽中斷中斷級別高于可屏蔽中斷請求INTR常用于處理系統(tǒng)發(fā)生故障等緊急情況下的中斷服務(wù)2.總線請求和響應(yīng)引腳HOLD總線請求，高電平有效的輸入信號有效時，表示其他總線主控設(shè)備申請使用總線HLDA（HOLDAcknowledge）總線響應(yīng)，高電平有效的輸出信號有效時，表示處理器已響應(yīng)總線請求CPU進行總線釋放：處理器的地址總線、數(shù)據(jù)總線及具有三態(tài)輸出能力的控制總線呈現(xiàn)高阻狀態(tài)，使總線請求設(shè)備可以順利接管和使用總線。3.其他引腳RESET復位，高電平有效的輸入信號有效時，將迫使處理器回到其初始狀態(tài)8086復位后，寄存器CS＝FFFFH，IP＝0000HCLK（Clock）時鐘輸入，頻率穩(wěn)定的數(shù)字信號處理器的基本操作節(jié)拍頻率的倒數(shù)是時鐘周期的時間長度5.1總線技術(shù)5.28086的引腳信號5.38086的總線時序5.4奔騰處理器引腳和時序5.5微機系統(tǒng)總線本章內(nèi)容5.38086的總線時序處理器以統(tǒng)一的時鐘信號為基準，控制其他信號跟隨時鐘相應(yīng)改變，實現(xiàn)總線操作8086處理器的基本總線周期由4個時鐘周期構(gòu)成，分別使用T1、T2、T3、T4表述。每個時鐘周期，8086將進行不同的具體操作、處于不同的操作狀態(tài)（State）4個基本總線周期讀總線周期：存儲器讀和I/O讀寫總線周期：存儲器寫和I/O寫T4T3T2T1ALECLKA19/S6~A16/S3AD15~AD0A7~A0輸出數(shù)據(jù)地址輸出S6~S3狀態(tài)輸出WR*或RD*IO/M*一個總線周期5.3.1寫總線周期寫總線周期用來完成對存儲器或I/O的一次寫操作T1狀態(tài)輸出20位存儲器地址A19～A0M/IO*輸出高電平，表示存儲器操作或者M/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)輸出控制信號WR*和數(shù)據(jù)D15～D0T3狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)完成數(shù)據(jù)傳送示例：寫內(nèi)存：MOV

mem,AL/AX寫外設(shè)：OUT

DX/i8,AL/AX寫總線周期時序等待狀態(tài)在微機系統(tǒng)中，處理器運行速度遠遠快于存儲器和I/O端口。當存儲器或I/O端口不能按基本的總線周期進行數(shù)據(jù)交換時，需要控制READY信號為低有效，8086處理器在T3前沿發(fā)現(xiàn)后，將不會進入T4狀態(tài)控制READY信號為低無效，不進入T4狀態(tài)，插入等待狀態(tài)TwTw狀態(tài)的引腳信號延續(xù)T3時的狀態(tài)，并保持不變一個Tw狀態(tài)的長度是一個時鐘周期在Tw的前沿，繼續(xù)對READY進行測試無效繼續(xù)插入Tw；有效時轉(zhuǎn)入T4狀態(tài)具有一個Tw的存儲器寫總線周期時序CPU在T3時刻采樣READY信號線5.3.2讀總線周期讀總線周期用來完成對存儲器或I/O的一次讀操作T1狀態(tài)輸出20位存儲器地址A19～A0M/IO*輸出高電平，表示存儲器操作或者M/IO*輸出低電平，表示I/O操作ALE輸出正脈沖，表示復用總線輸出地址T2狀態(tài)輸出控制信號RD*，存儲器或I/O端口發(fā)送數(shù)據(jù)T3狀態(tài)和Tw狀態(tài)檢測數(shù)據(jù)傳送是否能夠完成T4狀態(tài)獲取數(shù)據(jù)，完成傳送MOVreg,memINAL/AX/EAX,DX/i8讀總線周期時序5.4奔騰處理器引腳和時序IA-32處理器具有多代、多款處理器產(chǎn)品80386DX封裝在一個132引腳芯片80486DX是一個168引腳的芯片Pentium具有237個引腳PentiumPro有387個引腳2000年的Pentium4更是達到了423個引腳，而現(xiàn)在的酷睿i7則為LGA1150處理器的主要引腳——數(shù)據(jù)總線、地址總線和讀寫控制總線——幾乎相同后續(xù)Pentium產(chǎn)品的引腳不直接面向用戶5.4.1引腳定義Pentium采用237引腳的PGA封裝主要是168個引腳數(shù)據(jù)信號地址信號讀寫控制信號……其他引腳為數(shù)不少電源正Vcc、電源負Vss（地線）未連接使用NC等引腳1.數(shù)據(jù)信號D63～D0（Data）64位雙向數(shù)據(jù)信號，通過存儲總線與主存連接外部設(shè)備采用32位數(shù)據(jù)信號DP7～DP0（DataParity）8個偶校驗位信號數(shù)據(jù)信號每8位（1個字節(jié)）有一個偶校驗位寫數(shù)據(jù)時，處理器生成偶校驗位輸出讀數(shù)據(jù)時，處理器檢查是否符合偶校驗校驗錯，校驗檢測PCHK*低有效不配置校驗位,使校驗允許PEN*高無效無分時復用2.地址信號A31～A3（Address）高29位地址信號，低3位地址信號A2~A0由字節(jié)允許信號產(chǎn)生BE7*～BE0*（BankEnable）8個字節(jié)允許信號，譯碼產(chǎn)生A0～A2用于表示讀寫字節(jié)、字、雙字或4字數(shù)據(jù)AP（AddressParity）地址輸出時，產(chǎn)生偶校驗位APCHK*（AddressParityCheck）地址輸入時，出現(xiàn)校驗錯，輸出有效2.地址信號BE7*～BE0*（BankEnable）8個字節(jié)允許信號，譯碼產(chǎn)生A0～A2用于表示讀寫字節(jié)、字、雙字或4字數(shù)據(jù)BE0BE1BE2BE3BE4BE5BE6BE70111111110111111110111111110111111110111111110111111110111111110A2A1A0000001010011100101110111D0-D7………………D56-D633.讀寫控制信號ADS*（AddressDataStrobe）地址數(shù)據(jù)選通信號。低有效，指示總線周期開始M/IO*（Memory/InputOutput）存儲器或I/O操作信號D/C*（Data/Control）數(shù)據(jù)或控制信號為高，數(shù)據(jù)存??；為低讀取代碼、中斷響應(yīng)等W/R*（Write/Read）寫或讀信號。寫入為高，讀取為低BRDY*（BurstReady）猝發(fā)準備好輸入信號用于在總線周期中插入等待狀態(tài)5.4.2總線周期8086分時復用地址總線和數(shù)據(jù)總線，需要先傳送地址后傳送數(shù)據(jù)，一個總線周期需要4個時鐘周期。80286及以后的80x86處理器將地址總線和數(shù)據(jù)總線分開，地址放置于地址總線、數(shù)據(jù)放置于數(shù)據(jù)總線，這樣可以加快傳輸速率。5.4.2總線周期Pentium的基本非流水線總線周期由2個時鐘周期T1和T2組成T1周期：發(fā)出地址信號、控制信號等T2周期：進行數(shù)據(jù)傳送Pentium還支持猝發(fā)傳送總線周期能夠更加快速地讀取存儲器中的數(shù)據(jù)或代碼。猝發(fā)傳送是從連續(xù)的存儲單元中獲取數(shù)據(jù)在T1周期提供首個單元的地址，接著4個T2周期讀取4個64位數(shù)據(jù)2-1-1-1猝發(fā)傳送：5個時鐘32字節(jié)數(shù)據(jù)傳輸Pentium的總線周期Pentium的總線周期5.5微機系統(tǒng)總線隨著微機的廣泛應(yīng)用，各種內(nèi)、外總線標準層出不窮S-100總線第一個標準化的微機總線美國MITS公司于1975年提出使用100根信號線，后成為IEEE696總線標準STD總線美國Pro-log公司于1978年推出面向工業(yè)控制領(lǐng)域的總線標準1987年STD被確定為IEEE961標準5.5.1PC機總線的發(fā)展16位PC機：單總線結(jié)構(gòu)IBMPC機和IBMPC/XT機的IBMPC總線IBMPC/XT機的IBMAT總線，即ISA總線早期32位PC機推出了與MCA總線競爭的EISA總線（擴展ISA總線）32位局部總線VESA當前32位PC機：多總線結(jié)構(gòu)存儲總線系統(tǒng)總線：外設(shè)部件互連PCI、PCI-X顯示總線：圖形加速接口AGP、PCI-E外設(shè)接口：鍵盤接口、鼠標接口、并行打印機接口、串行通信接口，通用串行接口USB，IEEE1394接口ISA總線PC總線USB總線PCI總線PC機上的總線5.5.2ISA總線16位系統(tǒng)總線，用于IBMPC/AT及其兼容機由前62引腳（A和B面）和后36引腳（C和D接面）兩個插槽組成：IBMPC機和IBMPC/XT機的IBMPC總線前62個信號，其中8位數(shù)據(jù)總線、20位地址總線時鐘頻率4.77MHz，4個時鐘周期傳送8位數(shù)據(jù)IBMAT機增加部分后36個信號，16位數(shù)據(jù)引腳和24位地址引腳8MHz總線頻率，2個時鐘周期傳送16位數(shù)據(jù)1.數(shù)據(jù)和地址線SD15～SD0：16位雙向數(shù)據(jù)信號線SBHE：高字節(jié)允許信號。當其為低電平時，表示數(shù)據(jù)總線正傳送高字節(jié)SD15-SD8SA19～SA0：低20位經(jīng)過鎖存輸出的地址線I/O操作只使用低16位LA23～LA17：高7位可鎖存地址信號線與系統(tǒng)總線AS19-SA0，一起提供24位地址16位數(shù)據(jù)總線支持16位和8位設(shè)備24位地址總線尋址16MB主存空間2.讀寫控制線BALE：緩沖地址鎖存允許(BufferedALE)指示CPU總線周期,其下降沿可以用于鎖存地址IOR*，IOW*：I/O讀和I/O寫信號MEMR*，SMEMR*：存儲器讀MEMW*，SMEMW*：存儲器寫MEMCS16*：當前數(shù)據(jù)傳送是16位存儲器總線周期IOCS16*：當前的數(shù)據(jù)傳輸是16位I/O總線周期I/OCHRDY：I/O通道準備好輸入信號0WS*：零等待狀態(tài)（ZeroWaitState）3.中斷請求線IRQ3～IRQ7，IRQ9～IRQ12，IRQ14，IRQ15可屏蔽中斷請求信號優(yōu)先級從高到低順序為：IRQ9～IRQ12，IRQ14，IRQ15，IRQ3～IRQ716位PC機的可屏蔽中斷由兩個8259A終端控制器管理，共有16個請求引腳IRQ0和IRQ1用于系統(tǒng)主機板的時鐘和鍵盤中斷IRQ2用于兩個中斷控制器連接IRQ8用于實時時鐘IRQ13連接數(shù)值協(xié)處理器其余引向系統(tǒng)總線，有些已分配給系統(tǒng)外設(shè)4.DMA傳送控制線ISA總線支持DMA操作當進行DMA操作時，原來由處理器控制的讀寫控制信號由系統(tǒng)板上的DMA控制器驅(qū)動，地址總線也是由其輸出存儲器地址從I/O端口讀出的數(shù)據(jù)將寫到那里或者從那里讀出的數(shù)據(jù)輸出給I/O端口4.DMA傳送控制線AEN：地址允許，高有效輸出信號它由DMA控制器發(fā)出，高有效說明此時正由DMA控制器控制系統(tǒng)總線進行DMA傳送。DRQ0～DRQ3，DRQ5～DRQ7：DMA請求DACK0*～DACK3*,DACK5*～DACK7*：DMA響應(yīng)T/C：計數(shù)結(jié)束信號，表示DMA傳送結(jié)束MASTER*：主設(shè)備，低有效輸入信號16位PC機的共有8個DMA通道DRQ0～DRQ3用于8位DMA傳送DRQ5～DRQ7用于16位DMA傳送DRQ4已經(jīng)用于連接兩個DMA控制器5.其他信號線RESETDRV：復位驅(qū)動信號，輸出，高有效系統(tǒng)輸出的復位信號，表示系統(tǒng)正處于復位狀態(tài)，而不是要求系統(tǒng)復位的輸入信號REFRESH*：刷新，表示系統(tǒng)正在進行DRAM刷新I/OCHCK*：I/O通道校驗OSC：晶振頻率脈沖輸出14.31818MHz的主振頻率信號CLK：系統(tǒng)時鐘IBMPC總線輸出4.77MHzIBMAT總線采用6，8，10或12MHz32位PC機的時鐘頻率是8.33MHz＋5V、－5V、＋12V、－12V：電源GND：地線5.5.3PCI總線Intel公司提出，PCI聯(lián)盟SIG支持與處理器無關(guān)集中式總線仲裁、支持多處理器系統(tǒng)通過橋電路兼容ISA/EISA總線具有即插即用的自動配置能力等共94個引腳PCI1.0版：32位數(shù)據(jù)總線、33MHz時鐘頻率PCI2.0版：64位數(shù)據(jù)總線、33MHz時鐘頻率PCI2.1版：64位數(shù)據(jù)總線、66MHz時鐘頻率1.PCI總線信號地址和數(shù)據(jù)引腳AD[31::0]，AD[63::32]：64位地址和數(shù)據(jù)復用信號C/BE[3::0]#，C/BE[7::4]#：命令和字節(jié)有效復用信號PAR，PAR64：奇偶校驗信號接口控制引腳FRAME#：幀信號，表示總線周期開始IRDY#：初始方就緒信號TRDY#：目標方就緒信號STOP#：停止信號DEVSEL#：設(shè)備選擇信號IDSEL#：初始化設(shè)備選擇信號LOCK#：封鎖信號PCI總線信號2.PCI總線周期I/O讀寫周期主設(shè)備與I/O設(shè)備交換數(shù)據(jù)，不支持猝發(fā)傳送存儲器讀、存儲器行讀、存儲器多重讀周期猝發(fā)讀取不同的數(shù)據(jù)量存儲器寫周期：猝發(fā)寫入數(shù)據(jù)存儲器寫和無效周期保證寫入，同時廣播“無效”信息中斷響應(yīng)周期：響應(yīng)I/O設(shè)備中斷特殊周期：主設(shè)備廣播信息到多個目標設(shè)備雙地址總線周期：傳輸64位地址配置讀和寫周期對PCI總線設(shè)備的配置信息進行讀寫，實現(xiàn)自動配置3.PCI總線時序PCI總線采用同步