2023年哈工大數(shù)電大作業(yè)

HａrbinInsｔｉtｕtｅofTecｈnology數(shù)電大作業(yè)（一）院系：航天學(xué)院班級:姓名：學(xué)號:指導(dǎo)教師:陶雋源哈爾濱工業(yè)大學(xué)航天學(xué)院202３年１月設(shè)計(jì)規(guī)定運(yùn)用VeriｌogHＤＬ設(shè)計(jì)一個(gè)邏輯控制電路,用于對某備進(jìn)行模式切換控制，設(shè)備模式共三種,控制方式為:ａ)?直通模式:高電平為直通有效，接地為直通無效；b)?跳頻模式:接地為跳頻模式有效,高電平跳頻無效;c)?調(diào)諧模式:接地為調(diào)諧模式有效，高電平調(diào)諧無效。設(shè)備的同一時(shí)刻只有且必須有一個(gè)模式有效,其他兩個(gè)無效。為防止同時(shí)多個(gè)模式有效,模式切換之間應(yīng)有較小的延時(shí),運(yùn)用按鍵作為三種模式切換輸入(按鍵最佳有消除抖動的措施)。編程環(huán)境編程軟件:ISE13.4webpack版使用語言：verilogHDL語言源程序modulehomework＿２(inｐutcｌk，inpuｔkeｙ,outｐuｔ[2:0］oｐ);reg[2：0］oｕt;reg[2:0]ｃ_mｏde=3'b１11，n_mode=3'b111;wirekey_doｎe;regxｉaｏdou1,xiａodou2,ｘｉaｏdou3；ｐarametｅrZ_moｄe＝３'b1１1，T_mode=3'b001,D_mode=3＇b０10;alwaｙｓ@(poｓｅｄgeｃｌk)beｇｉn?ｘiaｏdou1<＝ｋeｙ； ｘiaｏdoｕ2＜=dou1;?ｘｉaodou3＜＝ｄｏu2; ｃ_ｍoｄe=n_moｄe; oｕt=c_mode；eｎdassignｋey_done=（ｘiaoｄou1|xiａodou2｜xiaodoｕ３);ａｌways@(posｅｄgｅｋｅy＿done）ｂegincasｅ(c_mode）Z_ｍoｄｅ: n＿mode=T_mode;?T_ｍode: ｎ_modｅ＝D_mode;?Ｄ_moｄe: ｎ_mｏdｅ＝Ｚ_ｍｏｄe;?endcａｓｅe(cuò)ｎｄａssignop=oｕt;endmodulｅ程序電路原理圖運(yùn)用IＳE中vieｗRＴLsｃheｍaｔic功能生成RTL級原理圖如下:仿真結(jié)果仿真程序：ｍｏduleaｓda;?／／Ｉnｐuts regclk； rｅgkeｙ;?／/Outpｕts wire[２:0］oｐ; ｐａrametｅrPＥRIＯD=2０;alwaysbｅgｉnclｋ=１'b0;#(PEＲIOD/2）clk＝1'ｂ1;#(PERIOD/2);end?/／ＩｎsｔａntｉatetｈｅUniｔUndeｒＴeｓt(UUT)?ｈomework_2uut( .clk（cｌk), ?.kｅy(key)，??.oｐ(op) )； iｎitialｂegin? //InitializeIｎpｕtｓ??clk=0;??kｅy=0; ?/／Wａｉｔ100nsfｏrglｏbalresettｏfiｎish? #100； //Aｄｄstimulusherｅ??#40? key=0; ?#40? key＝1;??#40? key=0；? #40 ?kｅｙ=１;??#40??ｋey=0;??#4００? key＝1;? #4０? key=0;??#40? ｋeｙ=１； ＃40??key=0；? #400 keｙ=１; ?#40? kｅy=0；? #40??key＝1; ＃４0??key=0;??#40? key=1； ?#40? ｋey=0; ?＃40??ｋeｙ=1;??#40 kｅy=0; ?#4０ key=1；? #40? key=0; #40 key=1;? #40??ｋｅy=0; ?#40 ?ｋey=1; endendmoｄｕle仿真結(jié)果：圖一圖二仿真結(jié)果分析需要實(shí)現(xiàn)的功能，按鍵消抖,即按鍵按下出現(xiàn)抖動,快速０1變換時(shí),既要判斷按鍵按下，并且不會判斷按鍵多次按下。由仿真結(jié)果圖一，按鍵連續(xù)出現(xiàn)兩次峰值,我們看到只有第一次出現(xiàn)峰值時(shí)，實(shí)現(xiàn)了狀態(tài)變化由1１1變?yōu)?01，第二次峰值與第一次峰值只相差兩個(gè)時(shí)鐘周期,故不再反復(fù)觸發(fā)。當(dāng)間隔一段時(shí)間以后,又一次峰值到來時(shí)，才干再次觸發(fā),輸出狀態(tài)由０01變?yōu)?10。由仿真結(jié)果圖二,按鍵為0一段時(shí)間后,出