第七章 時(shí)序邏輯電路第八章 邏輯部件

第七章時(shí)序邏輯電路

一、時(shí)序電路的框圖表示：（P248圖9.1)

二、時(shí)序電路的分類：同步時(shí)序電路：有統(tǒng)一的時(shí)鐘控制異步時(shí)序電路：沒(méi)有統(tǒng)一的時(shí)鐘控制對(duì)于同步時(shí)序電路，只有在時(shí)鐘脈沖到來(lái)時(shí)，電路的狀態(tài)才發(fā)生變化；對(duì)于異步時(shí)序電路，其狀態(tài)的改變是由輸入信號(hào)的變化直接引起的。

三、時(shí)序電路的分析與設(shè)計(jì)

第八章邏輯部件邏輯部件由基本邏輯電路組成，具有對(duì)二進(jìn)制數(shù)據(jù)或代碼進(jìn)行寄存、運(yùn)算、傳送、變換等功能。是數(shù)字系統(tǒng)和電子計(jì)算機(jī)的基本組成單元。前面曾結(jié)合組合邏輯電路的應(yīng)用介紹過(guò)加法器、譯碼器、多路選擇器、多路分配器等，下面再結(jié)合時(shí)序電路的特點(diǎn)，介紹幾種基本邏輯部件。一、寄存器寄存器是數(shù)字系統(tǒng)和計(jì)算機(jī)中用來(lái)存放數(shù)據(jù)或代碼的一種基本邏輯部件，它由多位觸發(fā)器連接而成。從具體用途來(lái)分，它有多種類型，如運(yùn)算器中的數(shù)據(jù)寄存器、存儲(chǔ)器中的地址寄存器、控制器中的指令寄存器、I/O接口電路中的命令寄存器、狀態(tài)寄存器等等。從基本功能上來(lái)分類，分為“沒(méi)有移位功能的代碼寄存器”和“具有移位功能的移位寄存器”。（一）代碼寄存器主要用來(lái)接收、寄存和傳送數(shù)據(jù)或代碼一個(gè)由D觸發(fā)器構(gòu)成的4位代碼寄存器如下圖所示：由圖可見(jiàn)，4位輸入數(shù)據(jù)同時(shí)進(jìn)入寄存器，寄存器的四個(gè)輸出端是同時(shí)有效的，這樣的寄存器稱為“并行輸入并行輸出”(Parallel-InputParallel-Output)寄存器。代碼寄存器常常需要接收控制和清零功能，如下圖所示：同步清零方式QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKLOADCLEARIN4IN3IN2IN1OUT4OUT3OUT1OUT2當(dāng)LOAD=1(CLEAR=0)時(shí)，時(shí)鐘脈沖到來(lái)，數(shù)據(jù)進(jìn)入寄存器。當(dāng)CLEAR=1時(shí)，時(shí)鐘脈沖到來(lái)，將整個(gè)寄存器清0；當(dāng)CLEAR=0時(shí)，寄存器可以進(jìn)行正常的數(shù)據(jù)輸入操作。異步清零方式下圖所示的代碼寄存器，其清0操作是通過(guò)觸發(fā)器的復(fù)位端CLR來(lái)實(shí)現(xiàn)的，稱為異步(Asynchronous)清0方式。在這種方式下，清零方式獨(dú)立于時(shí)鐘CLOCK。它與上圖所示的清0方式不同，那里是靠時(shí)鐘脈沖本身將D端的“0”打入觸發(fā)器的。QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDIN4IN3IN2IN1CLEARCLOCK由JK觸發(fā)器組成的4位代碼寄存器JQQKSETCLRJQQKSETCLRIN4IN1OUT4OUT1LOADCLEARCLOCK以上幾種代碼寄存器全為“并入-并出”寄存器。在介紹了移位寄存器后，還會(huì)看到“并入-串出”、“串入-并出”以及“串入-串出”的寄存器。（二）移位寄存器

具有使代碼或數(shù)據(jù)移位功能的寄存器稱為移位寄存器。它是計(jì)算機(jī)和數(shù)字電子裝置中常用的邏輯部件。1.移位寄存器的構(gòu)成(1)串入-串出的右移寄存器：QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRDCLOCKINPUTOUTPUT(2)并入-串出的右移寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+++ABCDCLOCK移位控制并行輸入控制串行輸出(3)串入-并出的移位寄存器n位移位寄存器并行輸出移位脈沖移位控制串行輸入(4)雙向移位寄存器QQSETCLRDQQSETCLRDQQSETCLRDQQSETCLRD+++CLOCK左移輸入右移輸入+右移控制左移控制雙向移位寄存器的控制與操作：左移控制右移控制操作00把寄存器清001右移10左移11不允許2.移位寄存器的應(yīng)用例1：利用移位寄存器進(jìn)行代碼在兩個(gè)寄存器間的串行相互傳送。(A)(B)——如圖10.7；(A)(B)，且要求A的內(nèi)容不變——圖10.8。例2：移位寄存器在數(shù)據(jù)通信中的應(yīng)用：移位寄存器A移位寄存器B并行數(shù)字系統(tǒng)A并行數(shù)字系統(tǒng)B例3：利用移位寄存器實(shí)現(xiàn)碼序列檢測(cè)器時(shí)間選通(三）累加寄存器二進(jìn)制數(shù)a和b分別存放在寄存器RA和RB之中，通常表示為(RA)=a,(RB)=b.實(shí)現(xiàn)a和b相加，并把和數(shù)存放在RA之中，可表示為：RA(RA)+(RB).寄存器RA稱為累加寄存器，簡(jiǎn)稱累加器。它是計(jì)算機(jī)算術(shù)邏輯部件的基本組成部件。注意，它既是存放操作數(shù)的寄存器，又是存放操作結(jié)果的寄存器。

累加寄存器RAiRBiaibi二、串行加法器前面討論的加法器稱為并行加法器。相加的二進(jìn)制數(shù)有多少位就相應(yīng)需要多少位全加器電路，各位的加法操作是并行進(jìn)行的。在實(shí)際使用中，對(duì)于速度要求不高的場(chǎng)合，還可采用串行加法器。串行加法器典型的時(shí)序電路框圖時(shí)序電路的基本組成時(shí)序電路的基本組成如下圖所示：

關(guān)系式：

Zi=gi(x1,…,xn;y1,…,yr)i=1,…,m

Yi=hi(x1,…,xn;y1,…,yr)i=1,…,r組合電路Z1Zm時(shí)序電路輸出x1xn時(shí)序電路的輸入存儲(chǔ)電路內(nèi)部輸入，y1…yr（存儲(chǔ)電路輸出）內(nèi)部輸出，Y1…Yr（存儲(chǔ)電路輸入）比較：串行加法器結(jié)構(gòu)比并行加法器簡(jiǎn)單，所用設(shè)備較省。但串行加法器速度比并行加法器慢，實(shí)現(xiàn)n位二進(jìn)制數(shù)相加，串行加法器需要n個(gè)CP脈沖才能完成，而并行加法器只需一個(gè)CP脈沖即可完成。三、計(jì)數(shù)器（一）二進(jìn)制異步計(jì)數(shù)器：工作特性：各級(jí)觸發(fā)器的翻轉(zhuǎn)不是同時(shí)的，每位觸發(fā)器的翻轉(zhuǎn)要依賴于前一位觸發(fā)器從1到0的翻轉(zhuǎn)。二進(jìn)制異步計(jì)數(shù)器工作波形：逐級(jí)波形的二分頻二進(jìn)制異步計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換表計(jì)數(shù)脈沖序號(hào)Q3Q2Q1Q3(n+1)

Q2(n+1)Q1(n+1)00000011001010201001130111004100101510111061101117111000(二)二進(jìn)制同步計(jì)數(shù)器特點(diǎn)：計(jì)數(shù)脈沖同時(shí)作用到各位觸發(fā)器的CP端，當(dāng)計(jì)數(shù)脈沖到來(lái)后，該翻轉(zhuǎn)的觸發(fā)器都同時(shí)翻轉(zhuǎn)。同步計(jì)數(shù)器也稱并行計(jì)數(shù)器。1.二進(jìn)制同步加1計(jì)數(shù)器計(jì)數(shù)器的“模”：計(jì)數(shù)器工作時(shí)總是從某個(gè)起始狀態(tài)出發(fā)，依次經(jīng)過(guò)所有狀態(tài)后完成一次循環(huán)，通常稱一次循環(huán)所包括的狀態(tài)數(shù)為計(jì)數(shù)器的“?！薄?位二進(jìn)制同步加1計(jì)數(shù)器的狀態(tài)轉(zhuǎn)換圖如右圖所示(可見(jiàn),該計(jì)數(shù)器的模為8).其狀態(tài)轉(zhuǎn)換表同前面的二進(jìn)制異步計(jì)數(shù)器.用D觸發(fā)器構(gòu)成三位二進(jìn)制同步加1計(jì)數(shù)器第一步：列出狀態(tài)轉(zhuǎn)換表（簡(jiǎn)稱狀態(tài)表）第二步：列出觸發(fā)器的激勵(lì)函數(shù)表（簡(jiǎn)稱激勵(lì)表），以求出各觸發(fā)器的D端激勵(lì)函數(shù)表達(dá)式。激勵(lì)表與次態(tài)真值表的表示形式不同：次態(tài)真值表：自變量：觸發(fā)器的輸入和現(xiàn)態(tài)因變量：次態(tài)激勵(lì)表：自變量：觸發(fā)器的現(xiàn)態(tài)、次態(tài)因變量：輸入也可以說(shuō)，激勵(lì)表說(shuō)明的是觸發(fā)器從現(xiàn)態(tài)轉(zhuǎn)到某種次態(tài)時(shí)對(duì)其輸入條件的要求。各種觸發(fā)器的激勵(lì)表可以從次態(tài)真值表直接推出。從次態(tài)真值表推出激勵(lì)表(以D觸發(fā)器為例)

D觸發(fā)器的次態(tài)真值表D觸發(fā)器的激勵(lì)表輸入現(xiàn)態(tài)次態(tài)DQQn+1

000010101111現(xiàn)態(tài)次態(tài)輸入QQn+1

D000100011111三位二進(jìn)制加1計(jì)數(shù)器的激勵(lì)表現(xiàn)態(tài)次態(tài)輸入Q3Q2Q1Q3(n+1)

Q2(n+1)Q1(n+1)D3D2D1000001001001010010010011011011100100100101101101110110110111111111000000第三步：利用卡諾圖化簡(jiǎn)，得到D3,D2,D1的激勵(lì)函數(shù)表達(dá)式：

第四步：根據(jù)激勵(lì)函數(shù)表達(dá)式畫(huà)出邏輯圖計(jì)數(shù)脈沖2.二進(jìn)制同步減1計(jì)數(shù)器其狀態(tài)圖與二進(jìn)制同步加1計(jì)數(shù)器相似，僅流向相反。3.可逆計(jì)數(shù)器：兼有遞加和遞減兩種功能的計(jì)數(shù)器，也稱雙向計(jì)數(shù)器。P278：由T觸發(fā)器及有關(guān)控制電路構(gòu)成的可逆二進(jìn)制同步計(jì)數(shù)器。(三)非二進(jìn)制計(jì)數(shù)器類型：十進(jìn)制、八進(jìn)制、循環(huán)碼等

舉例：用D觸發(fā)器設(shè)計(jì)8421編碼的十進(jìn)制加1計(jì)數(shù)器：第一步：列狀態(tài)轉(zhuǎn)換表狀態(tài)轉(zhuǎn)換表Q4Q3Q2Q1Q4(n+1)Q3(n+1)Q2(n+1)Q1(n+1)000000010001001000100011001101000100010101010110011001110111100010001001100100001010d1

d0

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