VHDL及數(shù)字集成電路設(shè)計(jì)VHDL2-2

2.1數(shù)字系統(tǒng)的基本運(yùn)算單元2.2開關(guān)電路與CMOS結(jié)構(gòu)2.3靜態(tài)分析：最大集成設(shè)計(jì)2.4動態(tài)分析：延遲時(shí)間及緩沖處理第二章

數(shù)字集成電路的基本單元VHDL與數(shù)字集成電路設(shè)計(jì)1高電平0低電平

理想電平:1Vcc0Gnd2.2開關(guān)電路與CMOS結(jié)構(gòu)邏輯值的電平表達(dá)問題：靜態(tài)功耗太大；難以接近理想電平；邏輯運(yùn)算的簡單實(shí)現(xiàn)2.2開關(guān)電路與CMOS結(jié)構(gòu)電路輸出利用受輸入控制的開關(guān)獲得信號電平靜態(tài)功耗小，電平可以趨于理想化開關(guān)電路的設(shè)計(jì)思路2.2開關(guān)電路與CMOS結(jié)構(gòu)2.2開關(guān)電路與CMOS結(jié)構(gòu)MOS開關(guān)器件的控制原理2.2開關(guān)電路與CMOS結(jié)構(gòu)2種MOS開關(guān)器件

NMOS高電平通，低電平斷，傳遞低電平PMOS低電平通，高電平斷，傳遞高電平2.2開關(guān)電路與CMOS結(jié)構(gòu)toxn+n+CrosssectionLGateoxidexdxdLdPolysilicon

gateTopviewGate-bulkoverlapSourcen+Drainn+W2.2CMOS器件的寄生電容2.2CMOS器件的柵極電容Cut-offResistive2.2CMOS器件的寄生電容2.2NMOS寄生電容特性BottomSidewallSidewallChannelSourceNDChannel-stopimplantNA1SubstrateNAWxjLS2.2NMOS寄生電阻特性25nmFINFETMOStransistor2.2新型FinFET器件CMOS互補(bǔ)邏輯結(jié)構(gòu)每個(gè)輸入連接1N1P，N串聯(lián)表達(dá)與，N并聯(lián)表達(dá)或2.2開關(guān)電路與CMOS結(jié)構(gòu)CMOS互補(bǔ)邏輯結(jié)構(gòu)與門采用與非門和反相器級聯(lián)構(gòu)成2.2開關(guān)電路與CMOS結(jié)構(gòu)互補(bǔ)邏輯結(jié)構(gòu)特點(diǎn)電路由P管網(wǎng)絡(luò)和N管網(wǎng)絡(luò)構(gòu)成；每個(gè)輸入控制1P1N；2個(gè)網(wǎng)絡(luò)對應(yīng)開關(guān)器件的連接關(guān)系互為對偶；

N管串聯(lián)實(shí)現(xiàn)與運(yùn)算，并聯(lián)實(shí)現(xiàn)或運(yùn)算。2.2開關(guān)電路與CMOS結(jié)構(gòu)三輸入器件的結(jié)構(gòu)開關(guān)數(shù)量：三輸入器件少于2個(gè)2輸入器件2.2開關(guān)電路與CMOS結(jié)構(gòu)4輸入器件的結(jié)構(gòu)2.2開關(guān)電路與CMO