2023年加法器實驗報告

實驗三加法器的設(shè)計與仿真一、實驗?zāi)康?熟悉ＱuartusⅡ仿真軟件的基本操作,用邏輯圖和VHＤＬ語言設(shè)計加法器并驗證。二、實驗內(nèi)容 1、熟悉QuarｔusⅡ軟件的基本操作,了解各種設(shè)計輸入方法(原理圖設(shè)計、文本設(shè)計、波形設(shè)計） 2、用邏輯圖和VHＤL語言設(shè)計全加器并進行仿真驗證；?3、用設(shè)計好的全加器組成串行加法器并進行仿真驗證; 4、用邏輯圖設(shè)計4位先行進位全加器并進行仿真驗證;三、實驗原理１.全加器全加器英文名稱為full-addｅr,是用門電路實現(xiàn)兩個二進制數(shù)相加并求出和的組合線路，稱為一位全加器。一位全加器可以解決低位進位，并輸出本位加法進位。多個一位全加器進行級聯(lián)可以得到多位全加器。用途:實現(xiàn)一位全加操作邏輯圖真值表XYCINSＣOUT0000000１100１0１００1１０110０1０1０10１1100111111運用與或門設(shè)計的全加器,它只能做一位的加法,先預(yù)想好它的功能,寫出真值表,就可以根據(jù)這些來設(shè)計電路了。2．四位串行加法器邏輯圖運用全加器的組合實現(xiàn)4位串行加法器,全加器只能對一位進行操作,將每一位的結(jié)果傳給下一位，就可以實現(xiàn)４位的加法器。3.74283：4位先行進位全加器(4－BｉtFullAddｅr）運用74２８3芯片實現(xiàn)的4位先行進位全加器比前兩者功能更完善，它可以實現(xiàn)進位功能，這個自己設(shè)計難度比較大，可以參照７4２８3的功能表加深對它的理解,按照如下的邏輯圖實現(xiàn)進位全加器。邏輯框圖邏輯功能表注：1、輸入信號和輸出信號采用兩位對折列表,節(jié)省表格占用的空間,如:[Ａ1/A3]相應(yīng)的列取值相同，結(jié)果和值[Σ1/Σ3］相應(yīng)的運算是Σ1＝A1＋B1和Σ３=A3+B3。請自行驗證一下。２、Ｃ2是低兩位相加產(chǎn)生的半進位,Ｃ4是高兩位相加后產(chǎn)生的進位輸出，C0是低位級加法器向本級加法器的進位輸入。四、實驗方法與環(huán)節(jié)實驗方法:采用基于FＰＧA進行數(shù)字邏輯電路設(shè)計的方法。采用的軟件工具是ＱuartusＩＩ軟件仿真平臺，采用的硬件平臺是AｌteraEPＦ10K20TＩ144_4的ＦPGA實驗箱。實驗環(huán)節(jié):全加器編寫源代碼。打開QuａrtｕｓⅡ軟件平臺,點擊Fｉlｅ中得New建立一個文獻。編寫的文獻名與實體名一致，點擊Ｆiｌe／Ｓaｖeas以“.vhd”為擴展名存盤文獻。VHDL設(shè)計源代碼如下：數(shù)據(jù)流描述：2、按照實驗箱上FPGA的芯片名更改編程芯片的設(shè)立。點擊Assign/Devicｅ,選取芯片的類型,選擇“Ａltera的EＰＦ1０K2０TI144_4”3、編譯與調(diào)試。擬定源代碼文獻為當(dāng)前工程文獻，點擊Compｌｉer進行文獻編譯。編譯結(jié)果有錯誤或警告,則將要調(diào)試修改直至文獻編譯成功。4、波形仿真及驗證。在編譯成功后,點擊Waｖeform開始設(shè)計波形。點擊“iｎsｅrｔtｈenode”,按照程序所述插入節(jié)點，設(shè)立輸入信號的波形,給予適當(dāng)?shù)男盘柤?，點擊保存按鈕保存。然后進行功能仿真,選擇菜單Prｏceｓsing－>GeneraｔeFunｃｔionalNetlist命令產(chǎn)生功能仿真網(wǎng)表,選擇菜單Assｉgnmｅｎtｓ－－>Setｔinｇ下拉列表中選擇Ｓｉmｕlatorinｐut,在右側(cè)的Sｉmulaｔionｍode下拉列表中選擇Ｆuncｔionaｌ，完畢設(shè)立;選擇菜單中的Proceｓｓiｎg－>StaｒtSｉmulａt(yī)ion啟動功能仿真,然后查看波形報告中的結(jié)果時序仿真。選擇菜單Asｓiｇnｍeｎｔｓ-->Seｔｔinｇ下拉列表中選擇Simulａt(yī)ｏrｉnput,在右側(cè)的Ｓiｍulａｔｉonmode下拉列表中選擇Tiｍminｇ,完畢設(shè)立；選擇菜單中的Ｐｒｏcesｓｉng-＞CoｍpilerＴｏol命令,單擊Ｓtarｔ,執(zhí)行全編譯,然后選擇菜單中的Pｒocessiｎg->StartSｉmuｌation啟動時序仿真,然后查看波形報告中的結(jié)果ＦPGA芯片編程及驗證。進行目的器件的選擇及管腳分派：選擇菜單Ａｓsignmentｓ-->Piｎs命令,彈出包含器件頂層視圖的窗口，以不同顏色的和符號表達不同類型的管腳,并以其他的符號表達I／O塊,雙擊節(jié)點一行的Locaｔion列的空白格彈出管腳列表，本實驗均選擇Ｉ／O管腳。分派完管腳后,選擇菜單Procｅssing->ComｐilerTｏol命令，單擊Ｓtart,執(zhí)行全編譯,更新。編程下載及硬件測試：將實驗板連接都電腦上,選擇Tｏols-->Prograｍmｅr命令進入下載窗口,單擊Sｔaｒt進行下載當(dāng)Proｃess欄中出現(xiàn)100%則下載成功。4位串行加法器新建一個工程,工程名與文獻名相同，將全加器的vｈd文獻復(fù)制到該工程下,在工程中打開，并產(chǎn)生bsｆ,以將全加器作為一個子模塊在該工程中調(diào)用。繪制邏輯圖。打開ＱuａｒtｕsⅡ軟件平臺，點擊Fiｌe中得New建立一個文獻,按照原理中所述的邏輯圖進行連接，點擊File/Saveaｓ以“.bｄf”為擴展名存盤文獻。進行全編譯?！咀ⅰ?后面的環(huán)節(jié)與全加器相同，這里不再贅述。4位先行進位全加器繪制邏輯圖。打開QuａrtuｓⅡ軟件平臺，點擊Fｉle中得New建立一個文獻，按照原理中所述的邏輯圖進行連接，點擊Fiｌｅ／Saｖeas以“.ｂｄf”為擴展名存盤文獻。進行全編譯。【注】:后面的環(huán)節(jié)與全加器相同，這里不再贅述五、實驗結(jié)果與分析全加器編譯過程編譯過程、調(diào)試結(jié)果一方面是選擇Processｉng-->AｎalyｚeCurrentFiｌe命令進行語法檢查然后選擇Prｏcesｓing-->Ｓｔａrt－－>SｔａrtAnalｙｓiｓ&Ｓyntｈeｓｉs命令進行綜合分析b)結(jié)果分析及結(jié)論：代碼的書寫、結(jié)構(gòu)及邏輯都是對的的,編譯成功。功能仿真a）功能仿真過程及仿真結(jié)果功能仿真過程：點擊Proｃeｓsinｇ→GｅneraｔeFunｃtiｏｎaｌsimulaｔiｏnＮetliｓt產(chǎn)生仿真網(wǎng)表，點擊Assigｎmｅnｔs→settings→simｕlatorseｔtings，在simulaｔioｎmoｄｅ下拉選項中選擇Ｆuｎcｔionaｌ,點擊OＫ。點擊Ｐrｏceｓｓｉｎg→Startsｉmulaｔion進行功能仿真。ｂ)結(jié)果分析及結(jié)論：對比波形圖與真值表，發(fā)現(xiàn)結(jié)果完全符合,所以仿真的結(jié)果對的，說明電路設(shè)計對的，。 時序仿真【注】:時序仿真是在功能仿真的基礎(chǔ)上延時，即輸出滯后,這里不在附圖。四位串行加法器功能仿真【注】:過程與全加器相同，這里只附仿真波形圖結(jié)果分析及結(jié)論:觀測功能仿真圖可知，當(dāng)x３0+y30<1６時,s30=ｘ30＋y３0,cout=0，即不進位,輸出為0;當(dāng)ｘ３0＋y３０>＝１6時,ｓ30=x3０＋y30-16,cout＝1，即進位,輸出為1。符合四位串行加法器的邏輯功能，仿真對的。當(dāng)ＣＩN為1時，S為X+Y進一位的末位,ＣＯUT為首位;當(dāng)CIN為0時,S為X+Y不進位的末位,ＣOUT為首位。仿真結(jié)果符合四位串行加法器的邏輯功能。?Prograｍmiｎg芯片編程芯片編程過程：1.分派管腳下載編程芯片ＦPＧＡ驗證結(jié)果:?結(jié)果分析與結(jié)論:將X輸入３，Ｙ輸入１２，CIN輸入0，分別對相應(yīng)管腳進行改變,可觀測到9９、98、9７、96管腳亮起，108管腳不亮,即S輸出1６，不進位。下載與仿真結(jié)果一致，驗證對的。六