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文檔簡介

附表1：

廣州大學學生實驗報告開學及驗：理電工學-電樓317室2016年年級、學

物

專業(yè)、

姓

Jason.P

學班實課名實工名一、驗的：

技術實驗7段數(shù)碼示碼設

成指教7習VerilogHDL二、驗容：1理:7段數(shù)碼用或4000系2足FPGA/CPLD2777段7段BCD位分別接數(shù)碼個段輸“1101101”時7：、f、e、d、b分別1、1、1、0、

15上對68顯示譯7段譯入的16進制7三、驗述計器adder(CLK,RST,EN,LOAD,COUT,DOUT,DATA)。CLK,EN,RST,LOAD。DATA。DOUT。COUT。Q1COUT=Q1

//CLK、Q1<=//RST為低電，Q10Q1<=DATA//LOAD為時<=Q1+1。//Q1<15，加1Q1。為其置=1'b1。=。//Q1為，為016制段譯碼：(A,LED7S)。A。LED7SLED7S:<=7'B0111111。:<=7'B0000110。:<=7'B1011011。:<=7'B1001111。:<=7'B1100110。:<=7'B1101101。:<=7'B1111101。:<=7'B0000111。:<=7'B1111111。:<=7'B1101111。:<=7'B1110111。:<=7'B1111100。:<=7'B0111001。:<=7'B1111001。:<=7'B1110001。:<=7'B0111111。

四仿結(jié)：7A，LED7S輸出對應的7段譯碼（）為低（LOAD=RST=1）為高電平）。LOAD置。RST，DOUT置為0，。滿COUT置，DOUT器+，的譯碼輸出和真值表相。en為為上升沿時ledenclock為上升顯。loadclock，led顯示data的數(shù)。為，顯示數(shù)字0，與上Led顯cout為1，led，為0。五引鎖：

六硬測結(jié)：模6

8

字3計數(shù)滿15為F）LED-D8）rst（鍵7控七實心:對了7的Verilog的

說明：各學院（實驗

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