下篇課題3組合邏輯電路

下篇-課題三組合邏輯電路電子工業(yè)出版社

《電子技術(shù)基礎(chǔ)》3.1組合邏輯電路的分析與設(shè)計(jì)3.2加法器3.3編碼器3.4譯碼器3.5數(shù)據(jù)選擇器與數(shù)據(jù)分配3.6數(shù)值比較器3.7組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)返回課程總目錄3.1組合邏輯電路的分析與設(shè)計(jì)3.1.1組合邏輯電路的分析方法

組合邏輯電路的分析主要是根據(jù)給定的組合邏輯電路圖，找出輸出信號(hào)與輸入信號(hào)間的關(guān)系，從而確定它的邏輯功能。而組合邏輯電路的設(shè)計(jì)，則是根據(jù)給出的實(shí)際問(wèn)題求出能實(shí)現(xiàn)這一邏輯要求的最簡(jiǎn)邏輯電路。

組合邏輯電路的分析步驟如下。（1）根據(jù)給定的邏輯電路定出輸出邏輯函數(shù)式。一般從輸入端向輸出端逐級(jí)寫(xiě)出各個(gè)門(mén)輸出對(duì)其輸入的邏輯表達(dá)式，從而寫(xiě)出整個(gè)邏輯電路的輸出對(duì)輸入變量的邏輯函數(shù)式。必要時(shí)，可進(jìn)行化簡(jiǎn)，求出最簡(jiǎn)輸出邏輯函數(shù)式。

（2）列出邏輯函數(shù)的真值表。將輸入變量的狀態(tài)以自然二進(jìn)制數(shù)順序的各種取值組合代入輸出邏輯函數(shù)式，求出相應(yīng)的輸出狀態(tài)，并填入表中，即得真值表。

（3）分析邏輯功能通常通過(guò)分析真值表的特點(diǎn)來(lái)說(shuō)明電路的邏輯功能。以上分析步驟可用圖3.1的框圖描述。圖3.1組合邏輯電路的分析步驟【例3.1】

組合邏輯電路如圖所示，分析該電路的邏輯功能。

輸入輸出ABCY00000101001110010111011101101001解：（1）寫(xiě)出輸出邏輯函數(shù)表達(dá)式為

（2）列出邏輯函數(shù)的真值表，如表所示。

（3）邏輯功能分析。由表可看出：在輸入A、B、C3個(gè)變量中，在奇數(shù)個(gè)1時(shí)，輸出Y為1，否則Y為0。如圖所示電路為3位判奇電路，又稱(chēng)為奇校驗(yàn)電路。

組合邏輯電路的分析步驟如下。（1）分析設(shè)計(jì)要求，列出真值表。（2）根據(jù)真值表寫(xiě)出輸出邏輯函數(shù)表達(dá)式。將真值表中輸出為1所對(duì)應(yīng)的各個(gè)最小項(xiàng)進(jìn)行邏輯加后，便得到邏輯函數(shù)表達(dá)式。（3）對(duì)輸出邏輯函數(shù)進(jìn)行化簡(jiǎn)。（4）根據(jù)最簡(jiǎn)輸出邏輯函數(shù)式畫(huà)邏輯圖?？筛鶕?jù)最簡(jiǎn)與或輸出邏輯函數(shù)表達(dá)式畫(huà)邏輯圖，也可根據(jù)要求將輸出邏輯函數(shù)變換為與非表達(dá)式、或非表達(dá)式、與或非表達(dá)式或其他表達(dá)式來(lái)畫(huà)邏輯圖。3.1.2組合邏輯電路的設(shè)計(jì)方法【例3.12】設(shè)計(jì)一個(gè)A、B、C3人表決電路。當(dāng)表決某個(gè)提案時(shí)，多數(shù)人同意，提案通過(guò)，同時(shí)A具有否決權(quán)。用與非門(mén)實(shí)現(xiàn)。解：（1）分析設(shè)計(jì)要求，列出真值表。（2）將輸出邏輯函數(shù)化簡(jiǎn)后，變換為與非表達(dá)式。用如圖所示的卡諾圖進(jìn)行化簡(jiǎn)，由此可得

輸入輸出ABCY00000101001110010111011100000111

（3）根據(jù)輸出邏輯函數(shù)畫(huà)邏輯圖。根據(jù)式可畫(huà)出如圖所示的邏輯電路。3.2加法器3.2.1半加器

加法器是實(shí)現(xiàn)二進(jìn)制加法運(yùn)算的邏輯器件，它是計(jì)算機(jī)系統(tǒng)中最基本的運(yùn)算器。加法器又分為半加器和全加器。

A、B為兩個(gè)1位二進(jìn)制數(shù)的輸入端，SO、CO是兩個(gè)輸出端。

SO是兩個(gè)數(shù)相加后的本位和數(shù)輸出端，CO是向高位的進(jìn)位輸出端，電路能完成兩個(gè)1位二進(jìn)制數(shù)的加法運(yùn)算。這種不考慮來(lái)自低位，而只考慮本位的兩個(gè)數(shù)相加的加法運(yùn)算，稱(chēng)為半加，能實(shí)現(xiàn)半加運(yùn)算的電路稱(chēng)為半加器。輸入輸出ABSOCO0001101100011011

兩個(gè)一位二進(jìn)制數(shù)A和B相加時(shí)，若還要考慮從低位來(lái)的進(jìn)位的加法，則稱(chēng)為全加，完成全加功能的電路稱(chēng)為全加器。A、B是兩個(gè)1位二進(jìn)制加數(shù)的輸入端，CI是低位來(lái)的進(jìn)位輸入端，SO是本位和數(shù)輸出端，CO是向高位的進(jìn)位輸出端。3.2.2全加器

如圖所示為集成全加器74LS183引腳排列圖，它內(nèi)部集成了兩個(gè)1位全加器，其中A、B、CI為輸入端，SO、CO為輸出端。輸入輸出ABCISOCO0000010100111001011101110010100110010111

1個(gè)全加器只能實(shí)現(xiàn)1位二進(jìn)制數(shù)的加法運(yùn)算，如果把N個(gè)全加器組合起來(lái)，就能實(shí)現(xiàn)N位二進(jìn)制數(shù)的加法運(yùn)算。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加運(yùn)算的電路稱(chēng)為多位加法器。在構(gòu)成多位加法器電路時(shí)，按進(jìn)位方式不同，分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。

1.串行進(jìn)位加法器串行進(jìn)位加法器的邏輯電路比較簡(jiǎn)單，但它的運(yùn)算速度不高。因?yàn)樽罡呶坏倪\(yùn)算一定要等到所有低位的運(yùn)算完成，并將進(jìn)位送到后才能進(jìn)行。為了提高運(yùn)算速度，可以采用超前進(jìn)位加法器。

2.超前進(jìn)位加法器超前進(jìn)位加法器在作加法運(yùn)算的同時(shí)，利用快速進(jìn)位電路把各位的進(jìn)位也算出來(lái)，從而加快了運(yùn)算速度。中規(guī)模集成電路74LS283和CD4008就是具有這種功能的進(jìn)位加法器，這種組件結(jié)構(gòu)復(fù)雜。3.2.3多位加法器

3.加法器的級(jí)聯(lián)3.3編碼器

在數(shù)字系統(tǒng)中，將具有特定意義的信息編成相應(yīng)二進(jìn)制代碼的過(guò)程稱(chēng)為編碼。實(shí)現(xiàn)編碼功能的邏輯電路，稱(chēng)為編碼器。編碼器又分為普通編碼器和優(yōu)先編碼器兩類(lèi)。在普通編碼器中，任何時(shí)刻只允許一個(gè)信號(hào)輸入，如果同時(shí)有兩個(gè)以上的信號(hào)輸入，輸出將發(fā)生混亂。在優(yōu)先編碼器中，對(duì)每一位輸入都設(shè)置了優(yōu)先權(quán)，因此，當(dāng)同時(shí)有兩個(gè)以上的信號(hào)輸入時(shí)，優(yōu)先編碼器只對(duì)優(yōu)先級(jí)別較高的輸入進(jìn)行編碼，從而保證了編碼器有序地工作。目前常用的中規(guī)模集成電路編碼器都是優(yōu)先編碼器。3.3.1二進(jìn)制編碼器

74LS148是8線—3線優(yōu)先編碼器，常用于優(yōu)先中斷系統(tǒng)和鍵盤(pán)編碼。它有8個(gè)輸入信號(hào)，3位輸出信號(hào)。由于是優(yōu)先編碼器，故允許同時(shí)輸入多個(gè)信號(hào)，但只對(duì)其中優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼。

輸入輸出1000000000××××××××111111110×××××××10××××××110×××××1110××××11110×××111110××1111110×111111101111110000010100111001011101111110010101010101010174LS148功能真值表

當(dāng)=1時(shí)，電路處于禁止工作狀態(tài)，此時(shí)無(wú)論8個(gè)輸入端為何種狀態(tài)，3個(gè)輸出端都為高電平。和也為高電平，編碼器不工作。當(dāng)=0時(shí)，電路處于正常工作狀態(tài)，允許～中同時(shí)有幾個(gè)輸入端為低電平，即同時(shí)有幾路編碼輸入信號(hào)有效，但它只給優(yōu)先級(jí)較高的輸入信號(hào)編碼。在8個(gè)輸入信號(hào)～中，的優(yōu)先權(quán)最高，然后依次遞減，的優(yōu)先權(quán)最低。

=01時(shí)，表示電路在對(duì)編碼。

3.3.2二-十進(jìn)制編碼器

將十進(jìn)制數(shù)的0～9編成二進(jìn)制代碼的電路就是二—十進(jìn)制編碼器。

輸入輸出1111111110××××××××10×××××××110××××××1110×××××11110××××11110×××1111110×

×11111110×111111110111101100111100010011010101111001101111074LS147功能真值表3.4譯碼器

二進(jìn)制譯碼器輸入的是二進(jìn)制代碼，輸出的是一系列與輸入代碼對(duì)應(yīng)的信息。

74LS138是集成3線-8線譯碼器，

3.4.1二進(jìn)制譯碼器

譯碼是編碼的逆過(guò)程,就是將編碼時(shí)二進(jìn)制代碼中所含的原意翻譯出來(lái)，實(shí)現(xiàn)譯碼功能的電路稱(chēng)為譯碼器。常用的譯碼器有二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和顯示譯碼器。

輸入輸出SA

備注0××××××××××××1××××111111111111111111111111不工作1111111100000000010001000011001000010100110001110111111110111111110111111110111111110111111110111111110111111110工作74LS138功能真值表3.4.2二-十進(jìn)制譯碼器

將4位二—十進(jìn)制代碼翻譯成1位十進(jìn)制數(shù)字的電路就是二—十進(jìn)制譯碼器。這種譯碼器有4個(gè)輸入端，10個(gè)輸出端，又稱(chēng)4線-10線譯碼器。常用的集成的型號(hào)有74LS145和74LS42。

圖3.1674LS42譯碼器(a)引腳排列圖(b)邏輯符號(hào)圖十進(jìn)制數(shù)輸入輸出012345678900000001001000110100010101100111100010010111111111101111111111011111111110111111111101111111111011111111110111111111101111111111011111111110無(wú)效碼10101011110011011110111111111111111111111111111111111111111111111111111111111111111174LS42功能真值表3.4.3數(shù)碼顯示譯碼器1.數(shù)碼顯示器件

在數(shù)字系統(tǒng)中最常用的顯示器有半導(dǎo)體發(fā)光二極管（LED）顯示器、液晶顯示器（LCD）和等離子體顯示板。（1）LED顯示器

LED顯示器分為兩種。一種是發(fā)光二極管（又稱(chēng)LED）；另一種是發(fā)光數(shù)碼管（又稱(chēng)LED數(shù)碼管）。將發(fā)光二極管組成七段數(shù)字圖形封裝在一起，就做成發(fā)光數(shù)碼管，又稱(chēng)七段LED顯示器。這些發(fā)光二極管一般采用兩種連接方式，即共陰極接法和共陽(yáng)極接法。控制各段的亮或滅，就可以顯示不同的數(shù)字。（2）液晶顯示器（LCD）（3）等離子體顯示板圖3.17LED顯示器的結(jié)構(gòu)（a）共陰極接法（b）共陽(yáng)極接法2．?dāng)?shù)字顯示譯碼器

圖3.1874LS48顯示譯碼器(a)引腳排列圖(b)邏輯符號(hào)圖

輸入輸出顯示數(shù)字

DCBAabcdefg1100001×00011×00101×00111×01001×01011×01101×01111×10001×100111111100110000110110111110010110011101101100111111110000111111111100110123456789數(shù)字顯示譯碼器的分類(lèi)和與七段數(shù)碼管的配合：數(shù)字顯示譯碼器按輸出電平高低可分為高電平有效和低電平有效兩種。輸出低電平有效的數(shù)字顯示譯碼器（例如74LS47）配接共陽(yáng)極接法的數(shù)碼管，輸出高電平有效的數(shù)字顯示譯碼器（例如74LS48）配接共陰極接法的數(shù)碼管。74LS48的真值表

3.5數(shù)據(jù)選擇器與數(shù)據(jù)分配器3.5.1數(shù)據(jù)選擇器

數(shù)據(jù)選擇器有2n根輸入線，n根選擇控制和一根輸出線。根據(jù)n個(gè)選擇變量的不同代碼組合，在2n個(gè)不同輸入中選一個(gè)送到輸出。常用的數(shù)據(jù)選擇器有4選1、8選1、16選1等多種類(lèi)型。圖3.20所示是集成8選1數(shù)據(jù)選擇器74LS151的引腳排列圖和邏輯符號(hào)圖。

圖3.20輸入輸出A1A2A3Y1×××0000000100100011010001010110011101D0

D1

D2

D3

D4

D5

D6

D7

1．?dāng)?shù)據(jù)傳輸

從多路輸入信號(hào)中選擇一個(gè)輸出，是數(shù)據(jù)選擇器的基本用途。此外，它還可以將多路數(shù)據(jù)的并行輸入轉(zhuǎn)換成串行輸出。例如把D0～D7數(shù)據(jù)并行輸入在數(shù)據(jù)選擇器的8個(gè)輸入端上，順序變換地址控制信號(hào)，在輸出端可以得到一個(gè)八位的串行輸出數(shù)據(jù)。74LS151的真值表解：使用一片8選1數(shù)據(jù)選擇器，使D0=D3=D5=D6=1，D1=D2=D4=D7=0，在地址控制端上將A2～A0由000順序變換到111，則在輸出端就能得到序列：01101001，如圖3.21所示?！纠?.3】試用數(shù)據(jù)選擇器產(chǎn)生序列01101001。圖3.2174LS1512．實(shí)現(xiàn)任意邏輯函數(shù)

一個(gè)邏輯函數(shù)，可以用門(mén)電路來(lái)實(shí)現(xiàn)，當(dāng)電路設(shè)計(jì)并連線完成后，就再也不能改變其功能，這就是硬件電路的惟一性。用數(shù)據(jù)選擇器則可以實(shí)現(xiàn)邏輯函數(shù)的任意改變，只要將數(shù)據(jù)輸入端的信號(hào)變化一下即可。對(duì)于n變量的邏輯函數(shù)，可以選用2n選一的數(shù)據(jù)選擇器來(lái)實(shí)現(xiàn)?！纠?.4】用8選1數(shù)據(jù)選擇器74LS151實(shí)現(xiàn)邏輯函數(shù)Y=AB+BC+AC。74LS1513.5.2數(shù)據(jù)分配器

數(shù)據(jù)分配是數(shù)據(jù)選擇的逆過(guò)程。數(shù)據(jù)分配器有一根輸入線，n根選擇控制線和2n根輸出線，根據(jù)n個(gè)選擇變量的不同代碼組合來(lái)選擇輸入數(shù)據(jù)從哪個(gè)輸出通道輸出。圖3.23所示為由3線-8線譯碼器74LS138構(gòu)成的8路數(shù)據(jù)分配器。圖中作為數(shù)據(jù)輸入端D，～為地址信號(hào)輸入端，～為數(shù)據(jù)輸出端。

3.6數(shù)值比較器

能夠?qū)蓚€(gè)位數(shù)相同的二進(jìn)制數(shù)進(jìn)行比較并判斷其大小的邏輯電路稱(chēng)為數(shù)值比較器。

3.6.1一位數(shù)值比較器輸入輸出ABYA＞BYA＜BYA=B101110110010101000013.6.2多位數(shù)值比較器

多位二進(jìn)制數(shù)碼的比較是逐位進(jìn)行的，通常從高位開(kāi)始。例如兩個(gè)二進(jìn)制數(shù)A=A3A2A1A0和B=B3B2B1B0，若A3＞B3，則不管其它幾位數(shù)為何值，肯定是A＞B；若A3＜B3，則肯定是A＜B；只有當(dāng)A3=B3時(shí)，才對(duì)A2

、B2進(jìn)行比較。依此類(lèi)推，直到得出最后的結(jié)果。74LS85是4位數(shù)值比較器，其引腳排列圖和邏輯符號(hào)圖如圖3.25所示。它有八個(gè)輸入端A3、A2、A1、A0、B3、B2、B1、B0，三個(gè)輸出端YA＞B、YA＜B、YA=B，三個(gè)級(jí)聯(lián)輸入端IA＞B、IA＜B、IA=B。圖3.25比較輸入級(jí)聯(lián)輸入輸出A3B3A2B2A1B1A0B0IA＞BIA＜BIA=BYA＞BYA＜BYA=B

A3＞B3×

××A3＜B3×××A3=B3A2＞B2××A3=B3A2＜B2××A3=B3A2=B2A1＞B1×A3=B3A2=B2A1＜B1×A3=B3A2=B2A1=B1A0＞B0A3=B3A2=B2A1=B1A0＜B0A3=B3A2=B2A1=B1A0＞B0A3=B3A2=B2A1=B1A0＜B0A3=B3A2=B2A1=B1A0=B0××××××××××××××××××××××××100010001100010100010100010100010100010001

74LS85的真值表

由表可以看出，當(dāng)A3=B3B2B1時(shí)，低位的比較結(jié)果將決定總的比較結(jié)果,因此應(yīng)使級(jí)聯(lián)輸入端的IA＞B=0、IA＜B=0、IA=B=1。當(dāng)需要擴(kuò)展比較位數(shù)時(shí)，低位比較器的三個(gè)輸出端分別接對(duì)應(yīng)的高位比較器的三個(gè)級(jí)聯(lián)輸入端。圖3.26就是用兩片74LS85構(gòu)成的8位數(shù)值比較器的邏輯圖。圖3.26

3.7組合邏輯電路的競(jìng)爭(zhēng)與冒險(xiǎn)3.7.1競(jìng)爭(zhēng)與冒險(xiǎn)的概念

在組合邏輯電路中，某個(gè)輸入變量通過(guò)兩條或兩條以上的途徑傳到輸出端，由于每條途徑延遲時(shí)間不同，到達(dá)輸出門(mén)的時(shí)間就有先有后，這種現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)。邏輯門(mén)因輸入端的競(jìng)爭(zhēng)而導(dǎo)致輸出產(chǎn)生不應(yīng)有的尖峰干擾脈沖（又稱(chēng)過(guò)渡干擾脈沖）的現(xiàn)象，稱(chēng)為冒險(xiǎn)。競(jìng)爭(zhēng)可能導(dǎo)致輸出端產(chǎn)生不應(yīng)有的尖峰干擾脈沖。例如在圖3.27(a)所示的電路中，理想情況下的工作波形如圖3.27(b)所示；如考慮到G1門(mén)的平均傳輸延遲時(shí)間tpd時(shí)，輸出端出現(xiàn)了很窄的負(fù)脈沖。這種現(xiàn)象稱(chēng)為“0”冒險(xiǎn)現(xiàn)象。它的出現(xiàn)可能會(huì)導(dǎo)致負(fù)載電路的錯(cuò)誤動(dòng)作。圖3.27

在圖3.28(a)所示電路中，如考慮G1門(mén)的平均傳輸延遲時(shí)間1tpd時(shí)，輸出端出現(xiàn)了不應(yīng)有的很窄的正尖峰脈沖。圖3.283.7.2競(jìng)爭(zhēng)與冒險(xiǎn)的判斷

在組合邏輯電路中,是否存在冒險(xiǎn)現(xiàn)象,可通過(guò)邏輯函數(shù)來(lái)判斷。具體的判別方法有代數(shù)法和卡諾圖法兩種。

1.代數(shù)法邏輯函數(shù)表達(dá)式中，若某個(gè)變量同時(shí)以原變量和反變量?jī)煞N形式出現(xiàn)，就具備了競(jìng)爭(zhēng)條件。觀察輸出端的邏輯函數(shù)表達(dá)式在某些條件下，能否簡(jiǎn)化成或的形式，如果表達(dá)式為

F=，就會(huì)產(chǎn)生“0”冒險(xiǎn)；

F=，就會(huì)產(chǎn)生“1”冒險(xiǎn)。或解：當(dāng)B=0、C=1時(shí)，，出現(xiàn)“0”冒險(xiǎn)。當(dāng)A=1、C=0時(shí)，，出現(xiàn)“0”冒險(xiǎn)。當(dāng)A=0、B=1時(shí)，，