基于fpga的數(shù)字秒表課件

數(shù)字秒表設(shè)計數(shù)字秒表clkkclrrendataout（23..0）數(shù)字秒表的設(shè)計包括十進(jìn)制計數(shù)器和六進(jìn)制計數(shù)器，然后通過例化組合來得到數(shù)字秒表系統(tǒng)，這里首先要得到100Hz的時鐘信號秒表計時的最大范圍為1小時，精度為0.01秒，秒表可得到計時時間的分、秒、0.1秒、0.01秒等度量，并且各度量可正確進(jìn)位十進(jìn)制計數(shù)器clkclrendout（3..0）六進(jìn)制計數(shù)器dout（3..0）clkclren計數(shù)單位及對應(yīng)輸出信號

libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycntshiisport(clk,clr,ena:instd_logic;

dout:outstd_logic_vector(3downto0);

co:outstd_logic);endcntshi;architectureartofcntshiis

signaltmp:std_logic_vector(3downto0);begin

process(clk,clr,tmp)

begin

ifclr='1'then

tmp<="0000";

co<='0';

elsifclk'eventandclk='1'then

ifena='1'then

十進(jìn)制計數(shù)器源程序--時鐘、復(fù)位、計數(shù)使能信號--計數(shù)輸出信號--進(jìn)位輸出信號--定義計數(shù)器--復(fù)位信號有效

--時鐘上升沿--計數(shù)使能信號

iftmp="1001"then

tmp<="0000";co<='1';elsetmp<=tmp+'1';endif;endif;

endif;

dout<=tmp;

endprocess;endart;六進(jìn)制計數(shù)器libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitycntliuis--計數(shù)器加1--輸出計數(shù)器的值--計數(shù)器滿endif;endif;endif;dout<=cnt;endprocess;endart;數(shù)字秒表頂層模塊libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entitymiaobiaoisport(clkk：instd_logic；

clrr,en:instd_logic;dataout:outstd_logic_vector(23downto0));endmiaobiao;architecturewofmiaobiaois--定義時鐘信號，周期為0.01秒--定義復(fù)位、計數(shù)使能信號--輸出計時結(jié)果

componentcntliuisport(clk,clr,ena:instd_logic;q:outstd_logic_vector(3downto0);co:outstd_logic);endcomponentcntliu;componentcntshiisport(endart;clk,clr,ena:instd_logic;q:outstd_logic_vector(3downto0);co:outstd_logic);endcomponentcntshi;signalco1,co2,co3,co4,co5:std_logic;begin--定義六進(jìn)制計數(shù)器元件--定義十進(jìn)制計數(shù)器元件--定義計數(shù)器元件進(jìn)位輸出信號u1:cntshiportmap(clkk,clrr,en,dataout(3downto0),co1);u2:cntshiportmap(co1,clrr,en,dataout(7downto4),co2);u3:cntshiportmap(co2,clrr,en,dataout(11downto8),co3);u4:cntliuportmap(co3,clrr,en,dataout(15downto12),co4);u5:cntshiportmap(co4,clrr,en,dataout(1