CPLD在高時間間隔測量系統(tǒng)中的應(yīng)用-技術(shù)方案

精品文檔-下載后可編輯CPLD在高時間間隔測量系統(tǒng)中的應(yīng)用-技術(shù)方案

時間間隔測量技術(shù)在眾多領(lǐng)域已經(jīng)獲得了應(yīng)用，如何提高其測量精度是一個迫切需要解決的問題。在分析電子計(jì)數(shù)法測量原理與誤差的基礎(chǔ)上，重點(diǎn)介紹了國內(nèi)外高精度時間間隔測量方法，這些方法都是對電子計(jì)數(shù)法的原理誤差進(jìn)行測量，并且取得了非常好的效果。文章的給出了高精度時間間隔測量方法的發(fā)展方向及應(yīng)用前景。時間有兩種含義，一種是指時間坐標(biāo)系中的某一刻；另一種是指時間間隔，即在時間坐標(biāo)系中兩個時刻之間的持續(xù)時間，因此，時間間隔測量屬于時間測量的范疇。時間間隔測量技術(shù)在通信、雷達(dá)、衛(wèi)星及導(dǎo)航定位等領(lǐng)域都有著非常重要的作用，因此，如何高精度測量出時間間隔是測量領(lǐng)域一直關(guān)注的問題。本文介紹了一種比較折中的方法，即在低動態(tài)范圍與大動態(tài)范圍均可得到較佳結(jié)果的非門延遲法，此方法為時間數(shù)字化（TDC）的一種。

1非門延遲的工作原理

1.1延遲線工作原理

抽頭延遲線法與差分延遲線法是隨著近年來大規(guī)模集成電路的應(yīng)用而發(fā)展起來的。抽頭延遲線法，也叫時延法。從概念上說，它比較簡單。在早期，用同軸線來實(shí)現(xiàn)延遲線，但是為了實(shí)現(xiàn)高精度測量，需要數(shù)目眾多的抽頭，因而電路龐大，使得這個技術(shù)在當(dāng)時無法推廣。隨著半導(dǎo)體技術(shù)的發(fā)展，特別是大規(guī)模集成電路的發(fā)展，這種方法被移植到集成電路上，得到迅速推廣。抽頭延遲線是由一組延遲單元組成的，理論上這組延遲單元傳播時延相等，都為？子。而時間間隔的測量就是通過關(guān)門信號Stop對開門信號Start在延遲線中的傳播進(jìn)行采樣實(shí)現(xiàn)的。抽頭延遲線法的結(jié)構(gòu)多種多樣，下面以其中一種為例介紹.

圖1是由專用的延遲單元和采樣單元實(shí)現(xiàn)抽頭延線法的電路原理圖。一個延遲時間為τ的單元，總是配合一個觸發(fā)器FF（Flip-Flop）。這里FF是上升沿觸發(fā)而非電平觸發(fā)，時間間隔T開始時Start的上升沿在延遲線中傳播，結(jié)束時用Stop的上升沿對觸發(fā)器進(jìn)行采樣。觸發(fā)器電平為高時位的位置就決定了測量結(jié)果，通過譯碼實(shí)現(xiàn)從時間到數(shù)字的轉(zhuǎn)換。但要實(shí)現(xiàn)測量，輸入觸發(fā)器時鐘端的Stop信號的時滯必須很小。

該方法原理簡單，但所設(shè)計(jì)傳輸門的長度隨測量時間長度的增加而增加，長延遲線的制作和性能不能得到很好的保證，因此這種技術(shù)常常只是作為內(nèi)插的基礎(chǔ)。在此技術(shù)基礎(chǔ)上設(shè)計(jì)改進(jìn)的方法有鎖相環(huán)（PLL）法[5]、延遲鎖定環(huán)（DLL）法、延遲鎖定環(huán)陣列、進(jìn)位鏈延遲法等，在各種設(shè)計(jì)中都得到一定的應(yīng)用。但此類方法設(shè)計(jì)較復(fù)雜，需要仔細(xì)的布局布線以保證所有單元的延遲相同以及每個單元的輸出互連電容匹配，且應(yīng)充分考慮環(huán)路的穩(wěn)定性。

1.2延遲方法

在各種門電路結(jié)構(gòu)中，非門是工藝結(jié)構(gòu)簡單的一種門電路[3],在不考慮工藝差別的情況下，電流通過一個門電路所用的時間應(yīng)為短，本文選擇非門電路作為傳輸線的延遲。結(jié)構(gòu)如圖2所示。為了減少延遲線長度，降低設(shè)計(jì)復(fù)雜度，利用數(shù)字電路中奇數(shù)個非門通過自身延遲則可組成一個閉環(huán)振蕩器的結(jié)論，在該振蕩器的基礎(chǔ)之上設(shè)計(jì)出一個時間測量電路。

啟動信號Start高電平觸發(fā)，啟動非門振蕩器振蕩輸出高頻頻率信號，該信號經(jīng)過多次分頻后進(jìn)入頻率計(jì)數(shù)器。當(dāng)停止信號Stop進(jìn)入時，觸發(fā)停止振蕩器并鎖存振蕩器、分頻器、計(jì)數(shù)器結(jié)果信號。該振蕩器、分頻器、計(jì)數(shù)器結(jié)果信號進(jìn)行合成計(jì)算后即可得到時間值。

CMOS（本意是指互補(bǔ)金屬氧化物半導(dǎo)體存儲器，是一種大規(guī)模應(yīng)用于集成電路芯片制造的原料）是微機(jī)主板上的一塊可讀寫的RAM芯片，主要用來保存當(dāng)前系統(tǒng)的硬件配置和操作人員對某些參數(shù)的設(shè)定。CMOSRAM芯片由系統(tǒng)通過一塊后備電池供電，因此無論是在關(guān)機(jī)狀態(tài)中，還是遇到系統(tǒng)掉電情況，CMOS信息都不會丟失。

由于CMOS門延時振蕩器與工藝參數(shù)、供電電壓和溫度高度相關(guān)，因此這樣的振蕩器需要經(jīng)常校準(zhǔn)以減小誤差。該電路中設(shè)計(jì)了校準(zhǔn)電路，校準(zhǔn)電路以的32.768kHz時鐘作為參照，每次測量前先測量的32.768kHz時鐘。

將32.768kHz的時鐘引入到Start/Stop引腳，啟動測量基準(zhǔn)時鐘電路，測量兩個上升沿之間的時差，結(jié)果存儲在結(jié)果寄存器中，則單個門延遲的平均時間τ為：

M1:頻率計(jì)數(shù)器值

M2:分頻值

M3:振蕩環(huán)所計(jì)值

X1:分頻次數(shù)

X2:振蕩環(huán)非門數(shù)

通過內(nèi)部運(yùn)算即可得到單個門延遲的平均時間。在每次測量前先測量基準(zhǔn)時鐘，再測量需測時間則可得到較佳的精度，該電路在不同的CPLD芯片中得到的延遲時間不同，在ALTEAR公司的MAXII系列中的EMP570T-

100C5大約為250ps.

2仿真實(shí)驗(yàn)結(jié)果

將的32.768kHz基準(zhǔn)時鐘通過該電路，仿真結(jié)果如圖3所示?；鶞?zhǔn)時鐘上升沿觸發(fā)啟動振蕩器，振蕩輸出頻率約為750MHz的時鐘信號，經(jīng)過多次分頻后進(jìn)入頻率計(jì)數(shù)器。頻率計(jì)數(shù)器計(jì)數(shù)結(jié)果為（0x057B），級聯(lián)分頻器分頻值為（0b1001），振蕩環(huán)所計(jì)值為（0b101）。理論計(jì)算得出每個門延遲為226.4806ps.

用頻率為4MHz的待測時鐘信號通過該電路，仿真結(jié)果如圖4所示。頻率計(jì)數(shù)器計(jì)數(shù)結(jié)果為（0x000B），級聯(lián)分頻器分頻值為（0b0111），振蕩環(huán)所計(jì)值為（0b101）。兩個高電平之間的時間差為T=（M1×X1×2×X2+M2×2×X2+M3）×τ（ps）；仿真計(jì)算得出兩個高電平之間的時間差為249808.1018ps.與理論值的差為-191.8982ps.

仿真實(shí)驗(yàn)顯示，該設(shè)計(jì)的分辨率優(yōu)于250ps,考慮到干擾、溫度影響和器件差別，其測量分辨率應(yīng)優(yōu)于300ps.在大測量范圍應(yīng)用中只要增加頻率計(jì)數(shù)器的計(jì)數(shù)長度則可，且不影響頻率分辨率。

3誤差分析

CPLD（ComplexProgrammableLogicDevice）復(fù)雜可編程邏輯器件，是從PAL和GAL器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過電纜（"在系統(tǒng)"編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。由于CPLD內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點(diǎn)。

通過振蕩環(huán)仿真結(jié)果局部放大圖5可以看出，振蕩環(huán)內(nèi)部非門的延遲并非為等延遲電路。因?yàn)镃PLD內(nèi)部的邏輯互聯(lián)并非等延遲線，所以非門串聯(lián)時的時間長度無法一致，由仿真波形觀察結(jié)果已說明內(nèi)部編譯為非等延遲線，但QuartusII平臺在CPLD綜合仿真過程中已經(jīng)充分考慮了門及互連進(jìn)位鏈間的延遲，該燒寫文件入CPLD運(yùn)行結(jié)果與仿真結(jié)果幾乎一樣，故為了提高測量精度，可將仿真結(jié)果中每個門的延時比例帶入運(yùn)算過程中進(jìn)行運(yùn)算。

改進(jìn)后用4MHz的待測時鐘信號通過該電路，仿真計(jì)算得出信號兩個高電平之間的時間差為249853.3979ps.與理論值的差為-146.6021ps.可見通過該方法可在一定程度上提高測量精度。

4實(shí)驗(yàn)測試結(jié)果、誤差分析與改進(jìn)方法

將32.768kHz的基準(zhǔn)時鐘接入該電路，同時將待測信號接入該電路（以4MHz的頻率信號為例），晶體振蕩器的頻率穩(wěn)定誤差約為±20ppm,改變測量基準(zhǔn)脈沖的個數(shù)和外部環(huán)境溫度，通過實(shí)驗(yàn)測試結(jié)果得出，將32.768kHz的基準(zhǔn)時鐘接入該電路，與仿真的數(shù)據(jù)比較發(fā)現(xiàn)，實(shí)驗(yàn)數(shù)據(jù)在仿真數(shù)據(jù)之間略有波動；待測脈沖、基準(zhǔn)脈沖的個數(shù)越多得出單個門延遲越；隨著溫度升高，單個門延遲時間變短；溫度變化時，基準(zhǔn)時鐘與待測信號變化趨勢一致，且存在一定的關(guān)系。

圖6為不同溫度下的單非門延時。由圖6可以看出，溫度越高非門延遲時間越短，理論上溫度越高，電子的活躍程度越大，非門延時間變短，實(shí)驗(yàn)結(jié)果與理論一致。不同溫度時非門延遲時間不同，故為了得到穩(wěn)定的測量結(jié)果，不能使用相同的非門延遲，因此每次測量待測信號時先測量32.768kHz的基準(zhǔn)時鐘，通過基準(zhǔn)時鐘計(jì)算出單個非門的延時時間，再測量待測信號，這樣則可消除溫度對測量精度的影響，得到的測量結(jié)果。圖7為不同溫度下先測基準(zhǔn)時鐘、再測待測信號所測得的待測信號時間，通過此方法可以消除溫度對測量精度的影響。

圖8為不同測量脈沖數(shù)下的單非門延時，由圖8可以看出，連續(xù)測量基準(zhǔn)脈沖數(shù)越多，得到的單次非門延遲越接近于理論值。這是由于在對基準(zhǔn)時間進(jìn)行量化的過程中存在舍掉余數(shù)誤差，通過測量多個時鐘脈沖的方法減小了舍入誤差，實(shí)驗(yàn)結(jié)果與理論分析一致。

同理，在相同條件下測量的待測時鐘脈沖數(shù)越多，得到的數(shù)據(jù)經(jīng)計(jì)算得出的待測時鐘脈沖時差與理論值越接近。因此，在測量過程中可以通過多次連續(xù)測量求平均的方法減小誤差。例如，將該設(shè)計(jì)應(yīng)用在超聲波流量計(jì)中，可以連續(xù)測量8次回波的方法減小測量誤差，實(shí)際應(yīng)用中該方法效果良好。

該設(shè)計(jì)在測量過程中以的32.768kHz作為基準(zhǔn)時鐘，該基準(zhǔn)時鐘一般采用晶體振蕩器，晶體振蕩器的穩(wěn)定誤差通常約為±20ppm.因此，可通過選用頻率穩(wěn)定度更高的晶體振蕩器（如±5ppm）以提高測量精度。但該振蕩器的價格比±20ppm的高許多，在設(shè)計(jì)過程中要綜合考慮性價比的問題。

本文介紹的微時間測