半導體存儲器及存儲擴展

半導體存儲器及存儲擴展第一頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器半導體存儲器隨機存取存儲器（RAM）只讀存儲器（ROM）靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）掩膜式ROM（MROM）可編程ROM（PROM）可擦除PROM（EPROM）電可擦除PROM（E2PROM）TTL型RAMMOS型RAM與MOS型比集成度低，速度快，CPU內部寄存器第二頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMI.RAMSRAM

基本存儲位結構SRAM芯片讀寫控制SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例

行地址選擇T6A’AT5T3T2T1T4VCC

列地址選擇T8T7I/O

I/O

列所有存儲元共用此電路觸發(fā)器A和A‘原端/反端SRAM-觸發(fā)器存儲原理第三頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例A3A0A1A2行地址譯碼列地址譯碼40128731511…………01303…12≥1CSWE≥1數(shù)據(jù)線OE第四頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMA3A0A1A2行地址譯碼列地址譯碼40128731511…………01303…12≥1CSWE≥1數(shù)據(jù)線OEI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例第五頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMA3A0A1A2行地址譯碼列地址譯碼40128731511…………01303…12≥1CSWE≥1數(shù)據(jù)線OEI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例第六頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMA3A0A1A2行地址譯碼列地址譯碼40128731511…………01303…12≥1CSWE≥1數(shù)據(jù)線OEI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例第七頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMA3A0A1A2行地址譯碼列地址譯碼40128731511…………01303…12≥1CSWE≥1數(shù)據(jù)線OEI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例第八頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMI.RAMSRAM

基本存儲位結構SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例常用RAM芯片型號

2114(1K*4bit)6116(2K*8b),6264(8K*8b)62128(16K*8b)，62256(32K*8b)21141K*4b數(shù)據(jù)管腳：地址管腳：控制管腳：4根D0~D310根A0~A9CSWE2114VCCGNDCSWED0D1D2D3A7A8A9A6A5A4A3A0A1A2第九頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-SRAMI.RAMSRAM

基本存儲位結構

SRAM芯片讀寫控制

SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點

DRAM芯片管腳舉例常用RAM芯片型號

2114(1K*4bit)

6116(2K*8b),6264(8K*8b)62128(16K*8b)，62256(32K*8b)61162K*8b數(shù)據(jù)管腳：地址管腳：控制管腳：8根D0~D711根A0~A10CSWEOE6116VCCGNDCSWEA7A8A9A6A5A4A3A0A1A2D0D1D2D5D4D3D7D6A10OE第十頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-DRAMI.RAMSRAM

基本存儲位結構SRAM芯片讀寫控制SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點DRAM芯片管腳舉例讀出再生放大器T2列選擇線YC

T1行選擇線X數(shù)據(jù)I/O線讀出過程寫入過程電容儲電原理數(shù)據(jù)線有電流，讀出1寫入1，充電寫入0，放電破壞性讀出需再生第十一頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-DRAMI.RAMSRAM

基本存儲位結構SRAM芯片讀寫控制SRAM芯片管腳舉例DRAM

基本存儲位結構DRAM芯片特點

DRAM芯片管腳舉例與SRAM不同，DRAM芯片通常設計為位結構即，每個存儲單元只有1位常用的DRAM，如：2116（16K*1bit）2118（8K*1bit）2164（64K*1bit）21256（256K*1bit）容量64K*1bit數(shù)據(jù)線兩根

Din,Dout地址線8根(復用)A0~A7控制線3根CASRASWE2164VCCGNDWEA6A5A4A3A0A1A2DINCASRASA7DOUTNC第十二頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-DRAMI.RAMSRAM

基本存儲位結構SRAM芯片讀寫控制SRAM芯片管腳舉例DRAM

基本存儲位結構

DRAM芯片特點DRAM芯片管腳舉例與SRAM相比，DRAM具有以下特點：相同點：內部存儲矩陣結構同SRAM不同點：DRAM集成度高芯片容量大地址線根數(shù)多采用行/列地址復用管腳，分兩次送入地址①采用行/列地址復用管腳，以減少芯片管腳數(shù)DRAM采用電容存電原理電容的電阻并非∝電容電荷流失前，需要重新充電DRAM需要動態(tài)刷新②DRAM需要動態(tài)刷新按行進行刷新，刷新周期2ms刷新只需行地址地址由芯片內部產生刷新過程中，不能進行存儲操作第十三頁，共五十四頁，編輯于2023年，星期五DRAM的動態(tài)刷新魯東大學

LUDONGUNIVERSITYDRAM動態(tài)刷新刷新：讀出原信息后，放大后，再重新寫入的再生過程。刷新周期：2ms刷新方式：逐行刷新在刷新周期內，需要對所有的單元再生集中刷新方式分散刷新方式異步刷新方式e.g

128行×128列結構DRAM存取周期0.5us機制簡單，死時間長無死時間，但存儲周期長，效率低死時間短不影響存儲周期第十四頁，共五十四頁，編輯于2023年，星期五①集中刷新“死時間率”為128/4000×100%=3.2%“死區(qū)”為0.5μs×128=64μs周期序號地址序號tc0123871387201tctctctc3999VW01127讀/寫或維持刷新讀/寫或維持3872個周期（1984）128個周期（64刷新時間間隔（2ms）刷新序號???????μsμstcXtcY??????DRAM的動態(tài)刷新第十五頁，共五十四頁，編輯于2023年，星期五tC=tM+tR讀寫刷新無“死區(qū)”②分散刷新(存取周期為0.5μs

+0.5μs)W/RREF0W/RtRtMtCREF126REF127REFW/RW/RW/RW/R刷新間隔128個讀寫周期第十六頁，共五十四頁，編輯于2023年，星期五③異步刷新方式將刷新安排在指令譯碼階段，不會出現(xiàn)“死區(qū)”“死區(qū)”為0.5μs若每隔15.6μs刷新一行而且每行每2ms刷新一次W/RW/RW/RtRtCREF0W/RW/RW/RW/R2ms/128

刷新一行tCtCW/R第十七頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROM

PROMEPROMEEPROMFLASHMEMORY

VCC

D0

D1

D2地址譯碼器

A0A1存儲‘0’，有mos管MROM,出廠時，存儲信息已固定，不可更改第十八頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROMPROMEPROMEEPROMFLASHMEMORY

存儲‘1’，對應位熔絲完好寫入‘0’，對應位熔絲熔斷行線列線VCCPROM允許一次性編程第十九頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROMPROMEPROMEEPROMFLASHMEMORY

EPROM允許多次編程在次寫入前需要將內容全部擦除字選線浮置柵場效應管Vcc位線浮置柵場效應管存儲數(shù)據(jù)有浮置柵，存儲0無浮置柵，存儲1紫外光擦除，擦除后，內容為全1第二十頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROMPROMEPROMEEPROMFLASHMEMORY

27系列常用EPROM與同容量SRAM管腳兼容2716,2732,2764,27128,27256,27512等2716(2K*8bit)GND2716VCCVPPA7A8A9A6A5A4A3A0A1A2D0D1D2D5D4D3D7D6A10OECEPGM地址管腳和數(shù)據(jù)管腳由容量決定，同SRAM相比不同點：只讀，WE管腳換為VPP編程電壓管腳片選管腳，CE同時復用編程脈沖管腳EPROM控制管腳第二十一頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROMPROMEPROMEEPROMFLASHMEMORY

與EPROM相比，EEPROM具有以下特點：電可擦，不需要單獨擦除器件不需要額外的編程電壓EEPROM使用方法與RAM類似可直接讀/寫，寫之前對應單元擦除集成度比EPROM低，容量小但存取速度比RAM慢的多第二十二頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY半導體存儲器-ROMII.ROMMROMPROMEPROMEEPROMFLASHMEMORY

FLASHMEMORY閃存改善EEPROM集成度低，速度慢的問題具有以下特點：①功能近似于RAM，可在系統(tǒng)進行讀/寫操作②集成度高，價格低，可靠性高③擦寫速度快，可擦寫次數(shù)多④只能按頁/塊進行擦除，不能對字擦除FLASHMEMORY-各種存儲卡第二十三頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

由于單芯片容量有限，需要使用多塊存儲器芯片構成系統(tǒng)的存儲器-存儲器的擴展考慮多塊芯片與系統(tǒng)總線之間數(shù)據(jù)線的連接地址線的連接控制線的連接第二十四頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題1：用兩塊2114（1K*4bit）構成1K*8bit的存儲空間1K*4bit1K*8bit目標存儲器存儲單元長度比使用的單芯片的單元長度長需要進行存儲單元長度的擴展擴展需要芯片數(shù)=要求存儲容量單片存儲容量∴需要1K*8bit/（1K*4bit）=2片第二十五頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題1：用兩塊2114（1K*4bit）構成1K*8bit的存儲空間10根地址線4根數(shù)據(jù)線10根地址線8根數(shù)據(jù)線10根地址線4根數(shù)據(jù)線1K*4bit1K*8bit1K*4bit高4根數(shù)據(jù)線低4根數(shù)據(jù)線用于位擴展的芯片，地址空間相同，地址線和片選線連接相同各芯片的數(shù)據(jù)線分別連接數(shù)據(jù)線的不同段第二十六頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITYDD????D047位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題1：用兩塊2114（1K*4bit）構成1K*8bit的存儲空間地址線和片選線連接相同數(shù)據(jù)線分別連接不同段9AA0???21142114CSWE第二十七頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題2：用1K×8位存儲芯片組成2K×8位的存儲器地址線和片選線連接相同數(shù)據(jù)線分別連接不同段1K×8位2K×8位單芯片存儲單元的個數(shù)不夠∴多片芯片擴展存儲單元的數(shù)量字擴展擴展所需芯片的數(shù)量：2K×8位1K×8位=2片1K×8位1K×8位=2K×8位10根地址線8根數(shù)據(jù)線10根地址線8根數(shù)據(jù)線11根地址線8根數(shù)據(jù)線?數(shù)據(jù)線連接相同，依次連接到系統(tǒng)數(shù)據(jù)線上第二十八頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY1K×8位1K×8位=2K×8位位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題2：用1K×8位存儲芯片組成2K×8位的存儲器地址線和片選線連接相同數(shù)據(jù)線分別連接不同段字擴展地址線連接分析1KB空間1KB空間0A10數(shù)據(jù)線連接相同，依次連接到系統(tǒng)數(shù)據(jù)線上A9A8A7A6A5A4A3A2A1A00000000000…11111111110000000000…1111111111011芯片地址管腳連接到地址總線低位地址總線的高位用于選擇不同的芯片，即生成片選邏輯地址管腳連接地址總線低位地址總線的高位生成片選第二十九頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題2：用1K×8位存儲芯片組成2K×8位的存儲器地址線和片選線連接相同數(shù)據(jù)線分別連接不同段字擴展數(shù)據(jù)線連接相同，依次連接到系統(tǒng)數(shù)據(jù)線上地址管腳連接地址總線低位地址總線的高位生成片選????WEA101K

×

8b1K

×

8b???A1A0???A9D7D0???CS1CS0

1???????第三十頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題3:用2114構成2K*8的RAM地址線和片選線連接相同數(shù)據(jù)線分別連接不同段字擴展數(shù)據(jù)線連接相同，依次連接到系統(tǒng)數(shù)據(jù)線上地址管腳連接地址總線低位地址總線的高位生成片選即使用1K*4b的芯片構成2K*8bRAM既需要進行字擴展，又需要進行位擴展字位擴展需要芯片數(shù)量：1K*4b2K*8b=2*2=4片位擴展2片1K*8需要2組1K*8b字位同時擴展時用于位擴展的組內遵循位擴展連接規(guī)則用于字擴展的各組遵循字擴展連接規(guī)則第三十一頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY位擴展存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

問題3:用2114構成2K*8的RAM地址線和片選線連接相同數(shù)據(jù)線分別連接不同段字擴展數(shù)據(jù)線連接相同，依次連接到系統(tǒng)數(shù)據(jù)線上地址管腳連接地址總線低位地址總線的高位生成片選字位擴展DD????D047WE21142114211421149AA0??????A10

1CSCSCSCS第三十二頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

位擴展字擴展字位擴展II.存儲器的尋址問題CPU存儲器地址線地址線根數(shù)多于單芯片地址線根數(shù)CPU地址線低位連接芯片地址線CPU地址線高位選擇存儲芯片CPU地址線高位生成各芯片片選信號線選法全譯碼片選法局部譯碼片選法各芯片片選芯片的生成第三十三頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術每塊存儲芯片（I/O接口芯片）使用一根地址線作為片選信號適用于：存儲容量不大，芯片數(shù)不多的系統(tǒng)EX:CPU有16根地址線，擴展16KB的存儲空間，使用4K*8b的芯片分析：CPU地址線A0~A15,共64KB空間擴展16KB，需4塊4K*8b的芯片4K*8b芯片地址管腳A0~A11，共12根將芯片A0~A11連接到CPUA0~A11CPU的A12~A15分別作4塊芯片的片選線3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題各芯片片選信號的生成線選法第三十四頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY片1地址范圍A11~A0片2地址范圍片3地址范圍片4地址范圍0~01~10~01~10~01~10~01~1存儲器擴展技術EX:CPU有16根地址線，擴展16KB的存儲空間，使用4K*8b的芯片將芯片A0~A11連接到CPUA0~A11CPU的A12~A15分別作4塊芯片的片選線A15A14A13A12110

1110110111011011101101110111防止出現(xiàn)地址重疊浪費48KB空間3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題各芯片片選信號的生成線選法每芯片使用一根高地址線作片選不需譯碼，但空間浪費可能出現(xiàn)地址重疊第三十五頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術CPU高位全部參與譯碼，生成的譯碼信號作為各芯片的片選邏輯充分利用CPU存儲空間將單芯片準確定位到CPU某一存儲地址空間EX:CPU有16根地址線，擴展16KB的存儲空間，使用4K*8b的芯片CPU高4位A15~A12全部參與譯碼產生16根譯碼線4片4K*8b只使用其中4根余下的12根譯碼線-48KB空間保留圖示3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題各芯片片選信號的生成線選法每芯片使用一根高地址線作片選不需譯碼，但空間浪費可能出現(xiàn)地址重疊全譯碼片選法第三十六頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題各芯片片選信號的生成線選法每芯片使用一根高地址線作片選不需譯碼，但空間浪費可能出現(xiàn)地址重疊全譯碼片選法充分利用CPU存儲空間準確定位地址空間全部高地址線譯碼，產生片選局部譯碼片選法只對部分高位地址線譯碼其余高位線不用EX:CPU有16根地址線，擴展16KB的存儲空間，使用4K*8b的芯片擴展4塊芯片，產生4個片選，只需兩位高地址進行譯碼對A15和A14進行譯碼，A12,A11不用圖示簡化譯碼以浪費存儲空間為代價簡化譯碼空間浪費常用常用第三十七頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題III.存儲器與CPU的連接總線負載能力存儲器與CPU之間速度匹配問題存儲器的組織地址分配→片選邏輯內存空間用戶區(qū)系統(tǒng)區(qū)RAMROM根據(jù)地址空間范圍確定容量合理選擇芯片生成每塊芯片片選邏輯第三十八頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY存儲器擴展技術3.存儲器擴展技術I.存儲器的擴展方法

II.存儲器的尋址問題III.存儲器與CPU的連接總線負載能力存儲器與CPU之間速度匹配問題存儲器的組織地址分配→片選邏輯CPU與存儲器的連接重點掌握SRAM和EPROM與CPU的連接具有管腳兼容的特點與CPU連接的一般連接方法芯片片選信號由CPU高位地址線生成芯片讀/寫信號與CPU讀/寫控制信號連接芯片數(shù)據(jù)線與CPU數(shù)據(jù)線連接①根據(jù)容量要求確定擴展芯片數(shù)量和類型②芯片各管腳與CPU管腳的連接芯片地址線與CPU低地址線連接注：芯片數(shù)據(jù)線根數(shù)少于CPU數(shù)據(jù)線根數(shù)時，必須進行位擴展第三十九頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY8086與存儲芯片的連接8086特殊性奇存儲體偶存儲體D0~D7A0=0,體選信號A0D8~D15A0=1,體選信號BHE∴8086存儲器應采用兩組8位單元長度芯片與D0~D7連接-偶體，生成CS應考慮CPU高地址部分和A0=0

與D18~D15連接-奇體，生成CS應考慮CPU高地址部分和BHE=0∴芯片地址管腳連接8086從A1開始的低地址∵奇/偶體A0固定∵8086訪存/IO需要M/IO信號區(qū)分∴應考慮M/IO和讀/寫信號，生成存儲器讀/寫信號與芯片讀/寫管腳連接數(shù)據(jù)線16根地址線20根讀/寫控制信號訪存/IO控制信號第四十頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY偶存儲體8086與存儲芯片的連接最小模式8086+基本配置8086與SRAM的連接SRAM芯片2142,容量1K*4bit地址線10根，數(shù)據(jù)線4根，控制線WE,OE,CSA10~A1RDWRM/IOD0~D3SRAM2142A9~A0D3~D0CSOEWEA9~A0D3~D0CSOEWE++奇存儲體A9~A0D3~D0CSOEWEA9~A0D3~D0CSOEWED8~D11D12~D15譯碼器A11~A19A0++BHED4~D7第四十一頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITYA11~A0D7~D0OECS8086與存儲芯片連接8086與EPROM的連接最小模式8086+基本配置EPROM芯片2732,容量4K*8bit地址線12根，數(shù)據(jù)線8根，控制線OE,CSA12~A1D0~D7D8~D15A11~A0D7~D0OECSM/IO+RD奇存儲體偶存儲體譯碼器A13~A19A0++BHE與SRAM連接不同點：沒有WE信號，只有OE讀信號第四十二頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY8086與存儲芯片的連接EX:設某微機系統(tǒng)的內存由地址連續(xù)的16KB靜態(tài)RAM組成，起始地址為88000H，存儲器芯片用8K*4的SRAM芯片，CPU為8086①芯片數(shù)量及擴展方式的確定②芯片管腳確定，及與CPU的連接要求空間容量16KB,使用8K*4b的芯片16KB/8K*4b=4片∵采用8086CPU，考慮奇/偶存儲體，16KB=8KB奇體+8KB偶體∴4塊芯片進行位擴展，分別連接到D0~D7(2片偶體)，D8~D15(2片奇體)8K*4容量,可知SRAM芯片管腳地址線13根A0~A12數(shù)據(jù)線4根D0~D3控制線CPU管腳A1~A13D0~D3(片1)D4~D7(片2)D8~D11(片1)D12~D15(片1)OEWERD+M/IOWR+M/IO第四十三頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY譯碼器74LS138GG2BG2ACBAY0Y1Y2Y3Y4Y5Y6Y774LS138G2BG2AG使能管腳CBA輸出HLL000Y0L,其余H001Y1L,其余H010Y2L,其余H011Y3L,其余H100Y4L,其余H101Y5L,其余H110Y6L,其余H111Y7L,其余HLXXXHXXXHXXXY0~Y7全部輸出H第四十四頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY74LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y7A15A14GND0A15A14A12A110000~00110100~01111000~10111100~1111地址范圍0000H~3FFFH4000H~7FFFH8000H~BFFFHC000H~FFFFH每個片選信號，可選中16KB的空間芯片容量只有4KB∴造成空間浪費VCC第四十五頁，共五十四頁，編輯于2023年，星期五魯東大學

LUDONGUNIVERSITY全譯碼片選法74LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y774LS138G2BG2AGACBY0Y1Y2Y3Y4Y5Y6Y7A14A13A12A14A13A12A15A15100000~0…00001~10000H~0FFFH00010~0…00011~11000H~1FFFH00100~0…00101~12000H~2FFFH00110~0…00111~13000H~3FFFH01000~0…01001~14000H~4FFFH01010~0…01011~15000H~5FFFH01100~0…01101~16000H~6FFFH01110~0…01111~17000H~7FFFH10000~0…10001~18000H~8FFFH10010~0…10011~19000H~9FFFH10100~0…10101~1A000H~AFFFH10110~0…10111~1B000H~BFFFH11000~0…11001~1C000H~CFFFH11010~0…11011~1D000H~DFFFH11100~0…11101~1E000H~EFFFH11110~0…11111~1F000H~FFFFHVCC第四十六頁，共五十四頁，編輯于