邏輯門與組合邏輯

邏輯門與組合邏輯第一頁，共二十七頁，編輯于2023年，星期二3.1邏輯門

TTL

（Transistor-Transistor-Logic）門：

用晶體管制作。特點：速度快、負載能力強，功耗較大、集成度低。

MOS（Metal-Oxide-Semiconductor）門：用“金屬－氧化物－半導(dǎo)體”絕緣柵場效管制作。特點：集成度高、功耗低，速度較慢、負載能力較弱。

實現(xiàn)基本邏輯運算和復(fù)合邏輯運算的單元電路稱為邏輯門。按制作材料分為：目前，MOS門電路的性能得到極大的提高，大規(guī)模、超大規(guī)模集成電路一般采用MOS工藝制造。

TTL門CMOS門超大規(guī)模MOS集成電路第二頁，共二十七頁，編輯于2023年，星期二3.1.1簡單邏輯門電路簡單邏輯門電路指或門、與門及非門電路，也稱基本邏輯門。

邏輯門由兩種MOS管構(gòu)成：NMOS管、PMOS管NMOS管：NMOS管的符號

G柵極

D漏極

S源極

BN

襯底

柵極加高電平，漏極與源極間導(dǎo)通，D-S相當(dāng)于接通的開關(guān)

柵極加低電平，漏極與源極間截止，D-S相當(dāng)于斷開的開關(guān)

第三頁，共二十七頁，編輯于2023年，星期二PMOS管：PMOS管的符號

G柵極

S源極

D漏極

BN

襯底

柵極加低電平，源極與漏極間導(dǎo)通，D-S相當(dāng)于接通的開關(guān)

柵極加高電平，源極與漏極間截止，D-S相當(dāng)于斷開的開關(guān)

第四頁，共二十七頁，編輯于2023年，星期二1.非門電路用NMOS管和PMOS管互補組成的CMOS非門電路。

A為輸入端，F(xiàn)為輸出端。

輸入為高電平時的等效電路。

T6截止，T5導(dǎo)通。結(jié)果輸出端經(jīng)T5接“地”，F(xiàn)為低電平。輸入為低電平時的等效電路。

T5截止，T6導(dǎo)通。結(jié)果電源經(jīng)T6傳到輸出端，F(xiàn)為高電平。AF0110非門的真值表

非門的邏輯表達式

非門的邏輯符號

第五頁，共二十七頁，編輯于2023年，星期二2.或門電路CMOS或門電路

A=1、B=0時的等效電路

非門串聯(lián)并聯(lián)或門的真值表

或門的邏輯表達式

或門的邏輯符號ABF000011101111第六頁，共二十七頁，編輯于2023年，星期二3.與門電路非門串聯(lián)并聯(lián)與門的邏輯符號ABF000010100111與門的真值表

與門的邏輯表達式

F=AB第七頁，共二十七頁，編輯于2023年，星期二3.1.2復(fù)合邏輯門電路

將常用的復(fù)合運算制成集成門電路，稱為復(fù)合邏輯門電路。

1.與非門電路與非門的邏輯符號與非門的邏輯表達式

ABF001011101110與非門的真值表第八頁，共二十七頁，編輯于2023年，星期二或非門的邏輯符號或非門的邏輯表達式

ABF001010100110或非門的真值表2.或非門電路與或非門的邏輯符號與或非門的邏輯表達式

3.與或非門電路第九頁，共二十七頁，編輯于2023年，星期二4.異或門、同或門同或門邏輯門符號

異或門邏輯表達式

異或門邏輯門符號

同或門邏輯表達式

“同或”實際上是“異或”之非，因此，“同或”邏輯也叫“異或非”邏輯，其邏輯功能可用“異或”門和“非”門來實現(xiàn)，故“同或”門電路很少用到。第十頁，共二十七頁，編輯于2023年，星期二5．三態(tài)門三態(tài)門有三種輸出狀態(tài)：低阻抗的0、1狀態(tài)、高阻抗?fàn)顟B(tài)。

三態(tài)門電路三態(tài)門邏輯符號

三態(tài)門真值表

EAG1

G2F00110010011010高阻態(tài)1110高阻態(tài)當(dāng)E=0時，F(xiàn)=A。表示數(shù)據(jù)可以從輸入端傳向輸出端。當(dāng)E=1時，無論A為何值，上管和下管均為截止，輸出端呈高阻態(tài)。輸入端與輸出端被隔離。三態(tài)門通常用于多路數(shù)據(jù)的切換。第十一頁，共二十七頁，編輯于2023年，星期二3.1.3門電路的主要外特性參數(shù)開門電平VON與關(guān)門電平VOFF輸出高電平VOH與輸出低電平VOL

扇入系數(shù)Nr

扇出系數(shù)Nc

VON:使輸出達到標(biāo)準低電平時，應(yīng)在輸入端施加的最小電平值；VOFF:使輸出達到標(biāo)準高電平時，應(yīng)在輸入端施加的最大電平值。VON與VOFF的差距越大，抗干擾能力越強，但所需驅(qū)動信號的幅度越大。

VOH：輸入端接低電平、輸出端開路時，器件輸出的實際電平值；VOL：輸入端接高電平、輸出端開路時器件輸出的實際電平值。

Nr:器件的輸入端數(shù)目。一般為1～5，最多不超過8。若器件的輸入端不夠，可采取級聯(lián)的方式擴展；若器件有多余的輸入端，則應(yīng)在保證所需邏輯功能的前提下，將多余的輸入端接“地”或接高電平。

Nc：輸出端最多能驅(qū)動其它同類門的輸入端的個數(shù)。標(biāo)準TTL門為8。第十二頁，共二十七頁，編輯于2023年，星期二

平均時延tPD

tPD：信號通過實際邏輯門時，輸出信號滯后于輸入信號的平均時間。

從輸入波形上升沿的50％處，到輸出波形下降沿的50％處之間的時間間隔定義為前沿延遲tPLH，定義tPHL為類似的后沿延遲，則平均時延為：平均時延反映了門電路的工作速度。第十三頁，共二十七頁，編輯于2023年，星期二3.1.4正邏輯與負邏輯負邏輯：用高電平H表示邏輯值“0”，用低電平L表示邏輯值“1”。

問題：正邏輯下的與門，在負邏輯下是什么門？ABFLLLLHLHLLHHHABF000010100111ABF111101011000與門電路

用電平表示與門的功能。注意：不管是正邏輯還是負邏輯，電平關(guān)系是一樣的。用正邏輯描述與門的邏輯功能，結(jié)果為與運算。用負邏輯描述“與門”的邏輯功能。結(jié)果為或運算。結(jié)論：正邏輯下的與門，在負邏輯下卻實現(xiàn)或邏輯運算。第十四頁，共二十七頁，編輯于2023年，星期二照此分析，可得如下結(jié)論：正邏輯下的或門，在負邏輯下實現(xiàn)與運算；正邏輯下的非門，在負邏輯下仍然實現(xiàn)非運算。

為便于區(qū)分采用何種邏輯，在邏輯符號的輸入端上加一個小圓圈表示負邏輯下的門電路符號。常用邏輯門的正邏輯和負邏輯符號如下：正邏輯負邏輯或門與門與門或門與非門或非門或非門與非門異或門同或門第十五頁，共二十七頁，編輯于2023年，星期二3.2組合邏輯電路分析

目的：已知一個邏輯電路，找出其輸入與輸出之間的邏輯關(guān)系，從而了解電路的邏輯功能。進一步地，還可以評價其設(shè)計方案的優(yōu)劣，改進和完善電路的結(jié)構(gòu)；

3.2.1基本分析方法

例給定邏輯電路如圖，分析其功能，并作出評價。

給定邏輯電路圖在圖中標(biāo)出有關(guān)中間量從輸入端開始逐級寫出函數(shù)表達式

第十六頁，共二十七頁，編輯于2023年，星期二化為最簡與或表達式

列出真值表ABCF00000010010001111000101111011111分析電路的邏輯功能

分析：A、B、C三人對某事件進行表決同意用“1”表示；不同意用“0”表示。表決結(jié)果為FF=1：該事件通過；

F=0：該事件未通過。結(jié)論：多數(shù)表決邏輯。

第十七頁，共二十七頁，編輯于2023年，星期二3.2.2半加器與全加器

用途：組成算術(shù)加法運算部件的重要單元電路。先分析兩個二進制數(shù)的相加過程:最低位的情況：兩個一位二進制加數(shù)參加運算，并產(chǎn)生本位的和及進位位。具有這種功能的算術(shù)加法電路稱為半加器。

其它位的情況：除兩個一位二進制加數(shù)外，低一級的進位也要參加運算，并產(chǎn)生本位的和及進位位。具有這種功能的算術(shù)加法電路稱為全加器。半加器的框圖邏輯符號邏輯符號全加器的框圖第十八頁，共二十七頁，編輯于2023年，星期二例3.1分析如圖半加器電路。

根據(jù)表達式寫出真值表ABCOS0000010110011110半加器電路根據(jù)電路寫出輸出表達式分析：已知一位二進制數(shù)的算術(shù)運算規(guī)則：

對比真值表可知：和的低位與S

一致、進位位與CO一致。結(jié)論：圖示電路實現(xiàn)了半加器。第十九頁，共二十七頁，編輯于2023年，星期二例3.2分析如圖全加器電路。

全加器電路根據(jù)電路寫出輸出表達式COABCOS0000000101010010111010001101101101011111根據(jù)表達式寫出真值表對比算術(shù)運算結(jié)論：圖示電路實現(xiàn)了全加器。對比真值表可知：和的低位與S

一致，進位位與CO一致。分析第二十頁，共二十七頁，編輯于2023年，星期二二進制數(shù)加法運算的實現(xiàn)

被加數(shù)：加數(shù)：和：

將其逐位相加，較低位相加產(chǎn)生的進位參與較高位相加。最后輸出各位和、最高位的進位Co。

特點：

實現(xiàn)方法簡便，但電路的工作速度較慢。因為較高位要完成運算，必須要有較低位送來的進位。在較低位完成運算之前，較高位的輸出是不真實的。最終完成運算花費的時間是各級加法器的時延之和。解決辦法：采用先行進位的方案（后續(xù)課程中討論）。

第二十一頁，共二十七頁，編輯于2023年，星期二2.2.3編碼器與譯碼器

編碼器：改變原始數(shù)據(jù)的表示形式，以便存儲、傳輸和處理。譯碼器：將編碼后的數(shù)據(jù)變換為原始數(shù)據(jù)的形式。1.3－8譯碼器

電路結(jié)構(gòu)分析：CBA為3位二進制碼輸入，F(xiàn)7…F0為8路輸出。寫出邏輯表達式：第二十二頁，共二十七頁，編輯于2023年，星期二由表達式列出譯碼器的真值表

ABCF7

F6

F5

F4

F3

F2

F

1

F00001111111000111111101010111110110111111011110011101111101110111111101011111111101111111分析:當(dāng)輸入ABC=000時，只有F0=0，其他輸出都為1；當(dāng)輸入ABC=001時，只有，其余全為1；……結(jié)論:實現(xiàn)將輸入的二進制碼譯為相應(yīng)輸出線上的低電平。第二十三頁，共二十七頁，編輯于2023年，星期二2.8421碼至格雷碼編碼器

8421碼:用四位二進制碼B8B4B2B1表示一個十進制數(shù)N的編碼.四個二進制位由高到低的權(quán)分別為8、4、2、1:

N=8×B8+4×B4+2×B2+1×B1

例如,十進制數(shù)5用8421碼表示為:8×0

+4×1

+2×0+1×1=5

即:5=(0101)8421格雷碼:對二進制形式表示的碼作如下變換得到的碼.

例如,將二進制碼0101變換為格雷碼,變換操作為:二進制碼0101格雷碼0111第二十四頁，共二十七頁，編輯于2023年，星期二例:分析如圖的格雷碼編碼器格雷碼編碼器電路根據(jù)表達式寫出真值表根據(jù)電路寫出輸出表達式

B8

B4

B2

B1G8

G4

G2

G100000000000100010010001100110010010001100101011101100101011101001000110010011101格雷碼的特點:任何兩個相鄰碼字只有一位不同，減少信號跳變的幾率,從而減少干擾。第二十五頁，共二十七頁，編輯于2023年，星期二3.鍵盤編碼器功能:某編號的按鍵按下時,輸出相應(yīng)的8421碼。

注:按鍵未壓下時，觸點經(jīng)電阻與地接通，向電路輸入低電平；按鍵壓下時，觸點與電源VDD接通，向電路輸入高電平。

電路:第二十六頁，共二十七頁，編輯于2023年，星期二邏輯表達式真值表K9K8K7K6K5K4K3K2