氧化鉿在半導(dǎo)體器件中的應(yīng)用和發(fā)展

氧化鉿在半導(dǎo)體器件中的應(yīng)用和發(fā)展第一頁，共十六頁，編輯于2023年，星期三

對于我國，國家信息化測評中心2002年3月19日公布的研究報告指出，近10年來，我國信息產(chǎn)業(yè)年均增長速度超過32％，高于同期全部工業(yè)年均增長速度近18個百分點，是40個工業(yè)行業(yè)中發(fā)展最快的。2001年，信息產(chǎn)業(yè)的銷售收入已經(jīng)突破12000億元人民幣大關(guān)，占全國工業(yè)的比重為8％，已經(jīng)成為中國工業(yè)第一支柱產(chǎn)業(yè)。我們國家已經(jīng)拉開了信息社會的序幕。第二頁，共十六頁，編輯于2023年，星期三

微電子產(chǎn)業(yè)的核心是CMOS集成電路，其發(fā)展水平通常標(biāo)志著整個微電子技術(shù)工業(yè)的發(fā)展水平。集成電路的發(fā)展一直遵循著1965年Intel公司創(chuàng)始人之一G.E.Moore(G.E.摩爾)預(yù)言的集成電路產(chǎn)業(yè)發(fā)展規(guī)律。集成電路產(chǎn)業(yè)經(jīng)歷了小規(guī)模（SSI）、中規(guī)模（MSI）、大規(guī)模（LSI）、超大規(guī)模（VLSI）、特大規(guī)模（ULSI）的發(fā)展歷程。IC芯片的特征尺寸（晶體管溝道長度，也是集成電路上金屬層的最小分辨尺寸，即金屬線寬，所以這個特征尺度也稱之為線寬）已經(jīng)從1978年的10μm發(fā)展到現(xiàn)在的0.13μm，集成度從1971年的1KDRAM發(fā)展到現(xiàn)在的8GDRAM；硅片直徑也逐漸的由2英寸、3英寸、4英寸、6英寸、8英寸過渡到12英寸。第三頁，共十六頁，編輯于2023年，星期三隨著金屬氧化物半導(dǎo)體（MOS）器件尺寸的縮小，柵極漏電急劇增加，導(dǎo)致器件不能正常工作。為了降低超薄柵介質(zhì)MOS器件的柵極漏電，需采用高介電常數(shù)（高k）柵介質(zhì)代替SiO2。鉿（Hf）系氧化物和氮氧化物由于具有高的k值，好的熱穩(wěn)定性，成為當(dāng)前高k柵介質(zhì)的研究熱點。理論方面，現(xiàn)有高k柵介質(zhì)MOS器件隧穿電流解析模型主要用于1V以上的區(qū)域，擬合參數(shù)較多；實驗方面，Hf系氧化物的預(yù)處理工藝研究較少；HfTi氧化物和氮氧化物研究主要集中于HfTiO材料、Ti的含量、材料的微結(jié)構(gòu)等方面，對于HfTiO等和Si接觸的界面特性研究較少。第四頁，共十六頁，編輯于2023年，星期三二、MOS器件按比例縮小和使用高k柵介質(zhì)的必要性1、器件縮小的必要性：過去40年中CMOS技術(shù)已經(jīng)成為半導(dǎo)體工業(yè)的支柱，同時也更進(jìn)一步促使半導(dǎo)體工業(yè)的成功。1956年到1996年半導(dǎo)體工業(yè)平均增長速率是17％，而其他工業(yè)均增長只有8％。一個技術(shù)要成功必須要三個條件：（1）必須提供一個快速提高的產(chǎn)品性能；（2）新產(chǎn)品價格必須盡量降低以便開拓潛在的消費群體；（3）必須具有新的應(yīng)用潛力，能夠發(fā)展新的應(yīng)用領(lǐng)域。CMOS器件尺寸的減少能夠幫助半導(dǎo)體工業(yè)達(dá)到這個目標(biāo)。第五頁，共十六頁，編輯于2023年，星期三MOS管柵極尺寸的減少導(dǎo)致電路開關(guān)更快。這樣大大擴(kuò)展了半導(dǎo)體產(chǎn)品的應(yīng)用范圍，提高了產(chǎn)品的性能。晶體管尺寸減少允許更多的晶體管被集成在一個芯片上，因此，當(dāng)保持電路制造成本較低時，集成電路的復(fù)雜性和擁有的各項功能也得到了很大的提升。加上使用更大直徑的硅片，芯片成本也大大降低。

MOS器件尺寸縮小符合等比例縮小規(guī)律。根據(jù)這一規(guī)律，器件在水平和垂直方向上的參數(shù)（例如溝道長度L、寬度W、柵介質(zhì)層厚度tox和源漏結(jié)深Xj等）以及電壓等均按同一個比例因子Γ等比例縮小，同時襯底摻雜濃度Nb則按該因子增大Γ倍。這時器件內(nèi)部電場保持不變。由于內(nèi)部電場保持不變，因此不會出現(xiàn)遷移率降低、碰撞電離、熱載流子效應(yīng)等高電場效應(yīng)。第六頁，共十六頁，編輯于2023年，星期三

實際上，在MOS器件尺寸等比縮小進(jìn)程中，電源電壓并沒有按相同比例同步減小，這使得器件內(nèi)部電場增強(qiáng)。當(dāng)MOS器件柵介質(zhì)厚度下降到2nm左右時，柵極泄漏電流增加，器件無法正常工作。同時，當(dāng)MOS晶體管溝道長度縮小到0.1μm以下時，溝道電場強(qiáng)度將會超過1MV/cm。當(dāng)溝道長度進(jìn)一步縮小到nm尺度，電場會進(jìn)一步增大，強(qiáng)電場下的量子效應(yīng)將對器件性能帶來影響，包括引起閾值電壓變化、反型層量子化造成有效柵電容下降和pn結(jié)漏電流增大和遷移率下降等。第七頁，共十六頁，編輯于2023年，星期三2、使用高k柵介質(zhì)的必要性：

硅基微電子工業(yè)發(fā)展如此成功的一個關(guān)鍵因素是，到目前為止我們一直使用的柵極介質(zhì)材料SiO2

有優(yōu)異的材料和電性能。這個材料實際上表現(xiàn)出了作為柵極絕緣材料的幾個重要性質(zhì)：（1）非晶態(tài)的SiO2

能熱生長在硅襯底上，能精確控制厚度和均勻性，能和硅襯底形成一個低缺陷密度、很穩(wěn)定的界面層。同時，這些在SiO2/Si界面的缺陷態(tài)和懸掛鍵能在有氫的氣氛中進(jìn)行后退火鈍化。（2）SiO2

表現(xiàn)出優(yōu)異的熱穩(wěn)定性和化學(xué)穩(wěn)定性，這是制造晶體管所必須的，因為退火和氧化一般都是在高溫下進(jìn)行（10000C以上）。（3）SiO2

帶隙很寬（9eV）,和Si相比有大的導(dǎo)帶和價帶偏移量，因此，它有很優(yōu)異的絕緣性能，擊穿電場達(dá)到13MV/cm。第八頁，共十六頁，編輯于2023年，星期三

這些性質(zhì)決定了SiO2

作為MOSFET柵極絕緣材料是很好的。但是當(dāng)SiO2

厚度低于3nm時，由于量子隧道效應(yīng)，載流子能流過這個超薄柵介質(zhì)。由WKB近似可知，隧穿幾率隨著SiO2

厚度的減少按指數(shù)規(guī)律上升。對于1nm厚的SiO2，在Vox為1V時，泄漏電流密度超過了100A/cm2。ITRS對泄漏電流的要求是，對于高性能邏輯電路應(yīng)用，泄漏電流密度應(yīng)小于1A/cm2，對于低功耗邏輯電路應(yīng)用，泄漏電流密度應(yīng)小于1mA/cm2。因此，2.2-2.5nmSiO2

的厚度是低功耗的邏輯電路應(yīng)用極限，1.4-1.6nmSiO2

厚度是高性能邏輯電路應(yīng)用極限。將這兩個數(shù)據(jù)和表1.2（ITRS2005）比較可知，SiO2

不可能應(yīng)用到80nm及其以下工藝中，即使現(xiàn)在使用了氮化氧化硅技術(shù)，1.2nm是氮化氧化硅使用極限，只能延長使用到70nm工藝中。無論如何，SiO2作為柵極絕緣材料進(jìn)一步減少厚度是存在問題的(從材料學(xué)觀點，SiO2

厚度下限是7?,小于這個厚度則沒有完整的體帶隙結(jié)構(gòu))。第九頁，共十六頁，編輯于2023年，星期三

與SiO2

厚度相關(guān)的另一個問題是可靠性問題。當(dāng)集成電路中MOSFET工作時，電荷流過器件導(dǎo)致在SiO2

柵介質(zhì)層和SiO2/Si界面產(chǎn)生缺陷，當(dāng)臨界缺陷密度達(dá)到時，柵介質(zhì)層發(fā)生擊穿，導(dǎo)致器件失效。在電應(yīng)力作用下，假設(shè)擊穿發(fā)生是經(jīng)由缺陷之間的滲漏路徑，Degraeve等發(fā)現(xiàn)超薄SiO2

層的擊穿與時間的關(guān)系可以用滲漏方法很好的重復(fù)。根椐ITRS可靠性要求，這種方法研究得到的結(jié)果表明：室溫下SiO2

厚度的極限大約是2.2nm，在1500C時大約是2.8nm。因此，SiO2

極限厚度大約是2.2nm。在這個厚度以下，SiO2

作為柵介質(zhì)不合適。為此，人們開始尋找其它材料來代替SiO2，這個問題是下一代MOS器件最關(guān)鍵的挑戰(zhàn)。

第十頁，共十六頁，編輯于2023年，星期三三、高k柵介質(zhì)替代SiO2介質(zhì)的原則和要求從電學(xué)的觀點出發(fā)，MOS結(jié)構(gòu)類似一個平板電容器，如圖1.3所示。

電容值為：

其中：A是電容面積ε0是真空介電常數(shù)（8.85×10-12Fm-1）第十一頁，共十六頁，編輯于2023年，星期三

固定柵極電壓Vg和電容面積A，增加MOS電容的方法有兩個：其一，減少柵介質(zhì)厚度tox，柵介質(zhì)層電場增大，由于量子效應(yīng)導(dǎo)致的泄漏電流增加，導(dǎo)致器件的可靠性變差；另一個方法，增加介質(zhì)的介電常數(shù)k，即使用比SiO2更高介電常數(shù)的材料來代替SiO2，這時柵介質(zhì)厚度不變，柵介質(zhì)層電場不變，因此可以減少柵極泄漏電流增加，提高器件可靠性。使用高k柵介質(zhì)時，介質(zhì)材料的等效氧化物厚度（EOT）定義為達(dá)到相同單位面積電容的SiO2

層厚度，因此：

kSiO2表示SiO2

的相對介電常數(shù)第十二頁，共十六頁，編輯于2023年，星期三

為了與CMOS工藝兼容，代替SiO2的柵介質(zhì)材料應(yīng)該滿足下列條件：（1）新型介質(zhì)材料必須有優(yōu)良的介電性能（高的k值）；（2）新型介質(zhì)材料必須在Si上有優(yōu)良的化學(xué)穩(wěn)定性和熱穩(wěn)定性，以保證其在MOSFET的生產(chǎn)工藝過程中和Si不發(fā)生反應(yīng)，且相互擴(kuò)散要小，防止形成厚的SiOx界面層和硅化物層；（3）在介質(zhì)體材料中和介質(zhì)/Si界面要形成低的本征缺陷密度，提供高的溝道區(qū)載流子遷移率和好的柵介質(zhì)壽命；（4）充分大的帶隙，在介質(zhì)/Si界面有大的導(dǎo)帶和價帶能級差，以便有效減少通過這個結(jié)構(gòu)的泄漏電流；（5）新型介質(zhì)材料與柵電極材料化學(xué)性能相匹配；（6）和CMOS工藝有很好的工藝兼容性；（7）高的可靠性。第十三頁，共十六頁，編輯于2023年，星期三

半導(dǎo)體領(lǐng)域中應(yīng)用的技術(shù)模型和仿真軟件能有效減少產(chǎn)品研發(fā)周期和研發(fā)費用。主要包括下列幾個典型部分：(1)前后端工藝仿真。除光刻外的晶體管制造工藝中物理效應(yīng)的模型和仿真。(2)光刻模型。光刻掩膜版的圖形模型，光阻劑特性和工藝模型。(3)器件模型。有源器件工作狀態(tài)的模型。(4)互連和集成的無源器件模型。包括工作機(jī)理、電磁特性和熱特性。四、高k柵介質(zhì)MOS器件模型研究進(jìn)展第十四頁，共十六頁，編輯于2023年，星期三(5)電路單元模型，包括有源器件、無源器件和寄生電路單元模型。新的電路單元基于新的器件結(jié)構(gòu)。(6)封裝模型，芯片封裝中電、機(jī)械和熱模型。(7)材料模型，預(yù)計材料物理性質(zhì)和電性質(zhì)仿真模型。(8)數(shù)值計算方法。當(dāng)Si基集成電路的特征尺寸按照Moore定律縮小進(jìn)入亞0.1μm領(lǐng)域時，這一變化對集成電路設(shè)計及其設(shè)計方法學(xué)提出了新的問題和挑戰(zhàn)。這時精確的深亞微米器件的技術(shù)模型成為問題關(guān)鍵。第十五頁，