微機的存儲器

微機的存儲器第一頁，共三十四頁，編輯于2023年，星期二3.1存儲器概述存儲器是計算機中用來存儲信息的部件，正是因為有了存儲器，計算機才有了對信息的記憶功能。計算機中的存儲器可以分為兩大類：一類叫內(nèi)部存儲器，簡稱為內(nèi)存或主存，另一類叫外部存儲器，簡稱為外存或輔存。內(nèi)存是計算機主機的重要組成部分，它用來存儲當前正在使用的或者經(jīng)常要使用的程序和數(shù)據(jù)。

第二頁，共三十四頁，編輯于2023年，星期二5.1存儲器概述存儲器由能夠表示二進制數(shù)“0”和“1”的、具有記憶功能的一些物理器件組成。存儲器中存放一位二進制數(shù)的物理器件稱為一個存儲元。若干存儲元構成一個存儲單元。第三頁，共三十四頁，編輯于2023年，星期二存儲系統(tǒng)三個基本參數(shù)：容量、速度、成本1、容量：以字節(jié)數(shù)表示。2、速度：以訪問時間TA、存儲周期TM或帶寬BM表示

TA:從接收讀申請到讀出信息到存儲器輸出端的

時間。TM:連續(xù)兩次啟動存儲器所需的最小時間間隔

TM>TAw——數(shù)據(jù)總線寬度3、成本：以每位價格表示。BM:

3.1存儲器概述存儲系統(tǒng)第四頁，共三十四頁，編輯于2023年，星期二3.1.1半導體存儲器的分類共有五種分類法：1）按存儲介質(zhì)分2）按存取方式分3）按存儲器的讀/寫功能分4）按信息的可保存性分5）按在計算機系統(tǒng)中的作用分存儲系統(tǒng)第五頁，共三十四頁，編輯于2023年，星期二RAM靜態(tài)RAM（SRAM）動態(tài)RAM（DRAM）ROM掩膜型ROM可編程ROM（PROM）可擦除可編程ROM（EPROM）電可擦除可編程ROM（E2PROM）3）按存儲器的讀/寫功能分存儲系統(tǒng)第六頁，共三十四頁，編輯于2023年，星期二3.1.2存儲系統(tǒng)的層次結構寄存器Cache主存儲器輔助存儲器(磁盤)大容量存儲器(磁帶、光盤)外存儲器內(nèi)存儲器存儲系統(tǒng)第七頁，共三十四頁，編輯于2023年，星期二速度成本低磁帶磁盤半導體主存儲器Cache寄存器慢存儲系統(tǒng)高快第八頁，共三十四頁，編輯于2023年，星期二CPU與存儲器的連接結構示意圖存儲系統(tǒng)第九頁，共三十四頁，編輯于2023年，星期二3.2半導體隨機存儲器3.2.1半導體存儲器的存儲原理

1.SRAM的存儲原理

當行選擇X電平和列選擇Y電平有效時，I/O的電平與存儲電路的內(nèi)部狀態(tài)相通。第十頁，共三十四頁，編輯于2023年，星期二3.2.1半導體存儲器的存儲原理1.SRAM的存儲原理1）要選定一個存儲單元，首先必須確定一個與之對應的地址碼A0～A11。2）要讓存儲單元的狀態(tài)輸出或外部改變存儲單元的狀態(tài)，必須讓“片選”信號有效。3）讀操作與寫操作由“讀/寫”信號區(qū)分。第十一頁，共三十四頁，編輯于2023年，星期二SRAM通常用來做Cache存儲系統(tǒng)SRAM的特點：讀寫速度快所用管子數(shù)目多，單個器件容量小T1、T2總有一個處于到通狀態(tài)，功耗較大第十二頁，共三十四頁，編輯于2023年，星期二2.DRAM的存儲原理基本存儲元結構

3.2.1半導體存儲器的存儲原理第十三頁，共三十四頁，編輯于2023年，星期二存儲系統(tǒng)DIMM——DualInlineMemoryModule雙列直插式內(nèi)存模塊168線：64位數(shù)據(jù)、14位行列公用地址、RAS#、CAS#等可單數(shù)使用FPM/EDO/SDRAMDRAM內(nèi)存條的種類SDRAM第十四頁，共三十四頁，編輯于2023年，星期二3.2.2靜態(tài)隨機存取存儲器實例存儲系統(tǒng)第十五頁，共三十四頁，編輯于2023年，星期二3.2.2靜態(tài)隨機存取存儲器實例存儲系統(tǒng)1、靜態(tài)隨機存取存儲器讀時序圖CPU時序CPU時序此刻數(shù)據(jù)讀入CPU此刻有效數(shù)據(jù)出現(xiàn)在數(shù)據(jù)總線上第十六頁，共三十四頁，編輯于2023年，星期二3.2.2靜態(tài)隨機存取存儲器實例2、靜態(tài)隨機存取存儲器寫時序圖存儲系統(tǒng)第十七頁，共三十四頁，編輯于2023年，星期二3.2.3動態(tài)隨機存儲器的刷新方式DRAM存儲器采用“讀出”方式進行刷新。從上一次對整個存儲器刷新結束，到下一次對整個存儲器全部刷新一遍為止，這一段時間間隔叫刷新周期，一般應小于2ms。

集中式刷新：在整個刷新間隔內(nèi)，前一段時間重復進行讀/寫周期或維持周期，等到需要進行刷新操作時，便暫停讀/寫或維持周期，而逐行刷新整個存儲器，它適用于高速存儲器。

存儲系統(tǒng)第十八頁，共三十四頁，編輯于2023年，星期二3.2.3動態(tài)隨機存儲器的刷新方式分散式刷新：把一個存儲系統(tǒng)周期tc分為兩半，周期前半段時間tm用來讀/寫操作或維持信息，周期后半段時間tr作為刷新操作時間。這樣，每經(jīng)過128個系統(tǒng)周期時間，整個存儲器便全部刷新一遍。異步式刷新：是前兩種方式的結合，DRAM存儲器的刷新需要有硬件電路的支持，包括刷新計數(shù)器、刷新/訪存裁決、刷新控制邏輯等。這些控制線路形成DRAM控制器，它將CPU的信號變換成適合DRAM芯片的信號。存儲系統(tǒng)第十九頁，共三十四頁，編輯于2023年，星期二3.2.3動態(tài)隨機存取存儲器實例存儲系統(tǒng)1、SDRAM簡介

SDRAM具有高速的特點，數(shù)據(jù)傳輸速度可以和CPU的時鐘同步，容量大，成本比靜態(tài)存儲器低廉。SDRAM可在高速嵌入式處理器中用作程序的運行空間、數(shù)據(jù)及堆棧區(qū)。但是，SDRAM的操作需要專門的控制器，對工作時序的要求非常嚴格，使用遠不如靜態(tài)存儲器方便。SDRAM內(nèi)部存儲器單元是一個存儲陣列，每個存儲單元都有兩個地址（行地址與列地址）。一個SDRAM基本上都分割成4個Bank，在尋址時要先確定是哪個Bank。第二十頁，共三十四頁，編輯于2023年，星期二3.2.3動態(tài)隨機存取存儲器實例存儲系統(tǒng)2、SDRAM操作機制SDRAM內(nèi)部有一個命令控制器，向它發(fā)送命令碼可實現(xiàn)各種控制。命令形式如：設置模式寄存器；讓Bank有效；讀操作；寫操作；為所有Bank預充電；對選擇的Bank充電；自動刷新。另外，SDRAM還有一個模式寄存器，用于設置讀寫的操作模式。不過SDRAM模式寄存器控制的參數(shù)是通過地址線來提供的。第二十一頁，共三十四頁，編輯于2023年，星期二3.3半導體只讀存儲器（ROM）3.3.1EPROM

EPROM的基本存儲元采用浮柵雪崩注入MOS管，又稱FAMOS管。FAMOS管的柵極完全被二氧化硅絕緣層包圍，無導線外引呈懸浮狀態(tài)，故稱為浮柵。P溝道EPROM結構示意圖如圖5-10所示，基本存儲元電路圖如圖5-11所示。1）掩膜ROM2）PROM3）EPROM4）E2PROM第二十二頁，共三十四頁，編輯于2023年，星期二

閃速存儲器是在EPROM功能的基礎上，增加了電路的電擦除和重新編程能力的一種高密度、非易失性的讀/寫半導體存儲器，它突破了傳統(tǒng)的存儲器體系，改善了現(xiàn)有存儲器的特性。28F256A閃速存儲器芯片邏輯結構圖如圖5-12所示。3.3.2閃速存儲器（FLASHROM）第二十三頁，共三十四頁，編輯于2023年，星期二3.3.2閃速存儲器（FlashROM）實例1、閃速存儲器讀時序圖第二十四頁，共三十四頁，編輯于2023年，星期二3.3.2閃速存儲器（FlashROM）實例2、閃速存儲器寫時序圖注：與SRAM不同的是其寫操作的對象有內(nèi)部指令寄存器和數(shù)據(jù)存儲單元。

第二十五頁，共三十四頁，編輯于2023年，星期二3.3.2閃速存儲器（FlashROM）實例3、閃速存儲器編程時序圖第二十六頁，共三十四頁，編輯于2023年，星期二3.4多體交叉存儲器和雙端口存儲器3.4.1多模塊交叉存儲器的基本結構和工作原理

讓模塊字長等于數(shù)據(jù)總線寬度，模塊存取一個字的存儲周期為T，總線傳送周期為τ，存儲器的交叉模塊數(shù)為m，為了實現(xiàn)流水線方式存取，應當滿足T=mτ（m=T/τ，稱為交叉存取度）。交叉存儲器要求其模塊數(shù)必須大于或等于m，以保證啟動某模塊后，經(jīng)mτ時間再次啟動該模塊時，它的上次存取操作已經(jīng)完成。這樣，連續(xù)讀取m個字所需的時間為t1=T+(m-1)τ，而順序方式存儲器連續(xù)讀取m個字所需時間為t2=mT，可見交叉存儲器的帶寬確實大大提高了。第二十七頁，共三十四頁，編輯于2023年，星期二3.4多體交叉存儲器和雙端口存儲3.4.2雙端口存儲器的工作原理

1．雙端口存儲器的邏輯結構雙端口存儲器是指同一個存儲器具有兩組相互獨立的讀/寫控制線路，是一種高速工作的存儲器。它提供了兩個相互獨立的端口，即左端口和右端口。它們分別具有各自的地址線、數(shù)據(jù)線和控制線，可以對存儲器中任何位置上的數(shù)據(jù)進行獨立的存取操作。第二十八頁，共三十四頁，編輯于2023年，星期二3.4多體交叉存儲器和雙端口存儲3.4.2雙端口存儲器的工作原理

2．無沖突讀/寫控制當兩個端口的地址不相同時，在兩個端口上進行讀/寫操作，一定不會發(fā)生沖突。當任一端口被選中驅(qū)動時，就可對整個存儲器進行存取，每一個端口都有自己的片選控制和輸出驅(qū)動控制。

第二十九頁，共三十四頁，編輯于2023年，星期二3.4多體交叉存儲器和雙端口存儲3.4.2雙端口存儲器的工作原理

3．有沖突的讀/寫控制當兩個端口同時存取存儲器同一存儲單元時，便發(fā)生讀/寫沖突。為解決此問題，特設置了BUSY標志。由片上的判斷邏輯決定對哪個端口優(yōu)先進行讀/寫操作，而暫時關閉另一個被延遲的端口。

第三十頁，共三十四頁，編輯于2023年，星期二3.5存儲器的層次結構

3.5.1什么是存儲器的層次結構

在CPU和主存儲器中間設置一個高速緩沖存儲器，也稱為Cache，它的速度很快，能夠很好地配合高速CPU的工作，由于價格較高，所配容量要小一些，否則價格無法容忍。它能夠在CPU和主存之間起到承上啟下的作用。這就形成了一種Cache—主存層次結構。從CPU的角度看，Cache—主存層次結構的速度接近于Cache，容量與每位價格則接近于主存。因此，很好地解決了速度與成本之間的矛盾。第三十一頁，共三十四頁，編輯于2023年，星期二3.6虛擬存儲器3.6.1虛擬存儲器的基本概念

虛擬存儲器只是一個容量非常大的存儲器的邏輯模型，并不是任何實際的物理存儲器。它指的是主存－輔存存儲層次結構。能夠以透明的方式給用戶提供一個比實際主存空間大得多的程序地址空間。此時程序的邏輯地址稱為虛擬地址（虛地址），程序的邏輯地址空間稱為虛擬地址空間。第三十二頁，共三十四頁，編輯于2023年，星期二3.6虛擬存儲器3.6.1虛擬存儲器的基本概念

主存－輔存層次