數(shù)字電路設(shè)計中的一款強(qiáng)大工具-Verilog編程語言介紹

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功能和特點

（Verilog）是一種（硬件）描述語言，用于描述（數(shù)字電路）的結(jié)構(gòu)和行為。與傳統(tǒng)的（編程）語言不同，Verilog更加注重電路的行為和時序特性。它能夠精確地描述數(shù)字電路中的邏輯功能、（寄存器）、組合邏輯等元素，并且可以（模擬）電路在不同輸入下的輸出結(jié)果。

Verilog特點

·硬件級描述：Verilog可以直接描述數(shù)字電路的結(jié)構(gòu)和行為，而不需要過多的關(guān)注底層硬件細(xì)節(jié)。這使得設(shè)計者能夠更加專注于電路功能和性能的實現(xiàn)。

高層抽象：Verilog提供了高層抽象的能力，可以使用模塊化的方式組織（電路設(shè)計）。這樣可以方便地復(fù)用已有的模塊，提高設(shè)計效率。

（仿真）支持：Verilog可以通過仿真工具進(jìn)行功能驗證和時序分析，幫助設(shè)計者發(fā)現(xiàn)和解決潛在的問題。仿真還可以用于驗證設(shè)計在不同輸入情況下的正確性。

綜合與實現(xiàn)：Verilog可以通過綜合工具將代碼轉(zhuǎn)化為實際的硬件電路，然后進(jìn)行布局布線和實際物理設(shè)計。這使得設(shè)計者能夠更好地了解設(shè)計的資源占用和時序約束。

ONE

下面介紹Verilog的一些基礎(chǔ)知識：

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模塊描述

Ⅰ模塊定義

Verilog程序由一個或多個模塊組成。模塊是Verilog中的最基本單位，用于描述特定的電路功能。以下是一個簡單的模塊定義的示例：

在上面的示例中，我們定義了一個名為my_module的模塊，它有兩個輸入（a和b）和一個輸出（c）；

注意事項：每個模塊應(yīng)單獨(dú)處于一個.v文件中，模塊名即為文件名（規(guī)范代碼?。?/p>

Ⅱ模塊輸入輸出（信號）

輸入：input

輸出：output

在上述模塊中我們用到了input輸入信號，通過模塊的輸入輸出（端口）都可以看出模塊的信號，若不寫信號類型則默認(rèn)為wire類型信號~

Ⅲ模塊實例化

如下圖所示，top_module的兩個輸入端口連接到次級模塊(mod_a)的輸入端口，那如何在top_module模塊模塊中使用mod_a模塊的功能呢？這就需要通過模塊實例化，可以把top_module看成（C語言）中的主函數(shù)，次級模塊mod_a看成普通函數(shù)，這樣就可以在主函數(shù)中調(diào)用其他函數(shù)來完成相應(yīng)的功能~

在top_module中實例化mod_a的方式為：

模塊實例化語法：模塊名實例名(定義連接port的信號);

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邏輯塊(always、genera（te）)

Ⅰalways邏輯塊

always塊可構(gòu)建組合邏輯塊和時序邏輯塊，復(fù)雜的邏輯操作都需要處于該邏輯塊中，如if、case、f（or）等；

1、組合邏輯塊

①always邏輯塊中任意信號變化時立即觸發(fā)，執(zhí)行begin-end之間的語句；

②begin-end用于將多條語句組成一個代碼塊，只有一條語句時可省略；

2、時序邏輯塊

①clk信號的上升沿觸發(fā)；

②posedge:

上升沿；

③negedge:下降沿；

Ⅱgenerate邏輯塊

generate主要結(jié)合for循環(huán)使用，主要用途有：

·

對向量中的多個位進(jìn)行重復(fù)操作；

·

對同一個模塊進(jìn)行多次重復(fù)實例化(主要用途)；

1、操作向量：

2、模塊重復(fù)多次實例化：

注意：模塊多次實例化時必須寫每個begin_end結(jié)構(gòu)的名稱(gen_mod_a)；

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賦值方式

Verilog中賦值方式有三種：連續(xù)賦值、阻塞賦值、非阻塞賦值；

1、連續(xù)賦值（assign）

該語句表示把x和y兩個信號進(jìn)行連接，真實的物理連接！

不能在always塊中使用；

2、阻塞賦值（=）

在組合always塊中用阻塞式賦值；

執(zhí)行順序：按照begin_end語句塊中的順序依次執(zhí)行，上述輸出結(jié)果為：out1=a，out2=b；

3、非阻塞賦值（

①時序always塊中用非阻塞賦值；

②執(zhí)行順序：begin_end中所有語句并行執(zhí)行，上述輸出結(jié)果為：out1=a，out2=a；

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一些小建議

Verilog編程語言廣泛應(yīng)用于數(shù)字電路設(shè)計、（FPGA）設(shè)計、（芯片）設(shè)計等領(lǐng)域。無論是從事硬件設(shè)計的（工程師），還是對數(shù)字電路感興趣的學(xué)生，都可以通過學(xué)習(xí)Verilog來提高自己的設(shè)計能力。

當(dāng)然，學(xué)習(xí)Verilog并不是一蹴而就的過程。初學(xué)者可以通過閱讀相關(guān)的教材和（資料），進(jìn)一步學(xué)習(xí)Verilog的內(nèi)部原理和基礎(chǔ)語法。此外，還可以結(jié)合實際的電路設(shè)計案例進(jìn)行練習(xí)，逐步提高自己的編程能力。

總而言之，Verilog是一種強(qiáng)大的