第六章-任意進(jìn)制計(jì)數(shù)器的構(gòu)成3、寄存器課件

數(shù)字電子技術(shù)基礎(chǔ)閻石主編（第五版）信息科學(xué)與工程學(xué)院基礎(chǔ)部異步復(fù)位法（異步置零）①計(jì)數(shù)到M時(shí)，清0，②寫SM=（

）2，全部Q為1的端相與非→利用異步復(fù)位端 ，跳過多余狀態(tài)，實(shí)現(xiàn)任意進(jìn)制計(jì)數(shù)?！尽?jī)?nèi)容回顧四、任意進(jìn)制計(jì)數(shù)器的構(gòu)成方法1.

M<N的情況a.

置零法（復(fù)位法）1b.置數(shù)法：置數(shù)法的應(yīng)用可以分三種情況:（現(xiàn)有N進(jìn)制計(jì)數(shù)器，構(gòu)成M進(jìn)制）6.3.2計(jì)數(shù)器(以具有同步預(yù)置數(shù)端取前M種狀態(tài)取中間M種狀態(tài)取后M種狀態(tài)的集成計(jì)數(shù)器為例)【內(nèi)容回顧2（1）M=M1?M2，即M分解為M1

×M2

，可采用串行進(jìn)位方式/并行進(jìn)位方式。（以兩片級(jí)聯(lián)為例）串行進(jìn)位方式:以低位片的進(jìn)位輸出信號(hào)作為高位片的時(shí)鐘輸入信號(hào)。兩片始終同時(shí)處于計(jì)數(shù)狀態(tài).并行進(jìn)位方式:

以低位片的進(jìn)位輸出信號(hào)作為高位片的控制信號(hào)（使能），兩片的CLK同時(shí)接計(jì)數(shù)輸入。整體清0方式整體置數(shù)方式串行進(jìn)位方式并行進(jìn)位方式如果要求實(shí)現(xiàn)的進(jìn)制M超過單片計(jì)數(shù)器的計(jì)數(shù)范圍時(shí)，必須將多片計(jì)數(shù)器級(jí)聯(lián)，才能實(shí)現(xiàn)M進(jìn)制計(jì)數(shù)器。32.

M>N的情況（2）當(dāng)M為素?cái)?shù)時(shí)，不能分解為M1和M2，采用整體清0/整體置數(shù)方式。4首先將兩片N進(jìn)制計(jì)數(shù)器按串行進(jìn)位方式或并行進(jìn)位方式聯(lián)成N×N>M進(jìn)制計(jì)數(shù)器，再按照M<N的置零法和置數(shù)法構(gòu)成M進(jìn)制計(jì)數(shù)器。此方法適合任何M進(jìn)制（可分解和不可分解）計(jì)數(shù)器的構(gòu)成?！纠坑?4160實(shí)現(xiàn)100進(jìn)制計(jì)數(shù)器。(1)

并行進(jìn)位，M=100=10*10。CLK計(jì)數(shù)輸入進(jìn)位輸出111C1

2

3

45

6

7

8

9 10

1112

131415

1617CLKRDCLDEP

D0ETQ0

Q1

Q2

Q3D1

D2

D3741603CLK74160Q

RDCLDEP

D0ETQ0

Q1

Q2D1

D2

D35【例】用74160實(shí)現(xiàn)100進(jìn)制計(jì)數(shù)器。(2)

串行進(jìn)位，M=100=10*10。CLK計(jì)數(shù)輸入：？思考為什么進(jìn)位端要加一個(gè)反相器？不加會(huì)有什么結(jié)果？1113CLK74160Q

RDCLDEP

D0ETQ0

Q1

Q2D1

D2

D3CLKRDCLDEP

D0ETQ0

Q1

Q2

Q3D1

D2

D374160161

2

3

4

5

6

7

8

9 10

1112

131415

161718

19

20

21CLKC為什么進(jìn)位端要加一個(gè)反相器？不加會(huì)有什么結(jié)果？7【例】用74160實(shí)現(xiàn)24進(jìn)制計(jì)數(shù)器。整體置零法（并行）M=24，在SM=S24=0010

0100處反饋清零。CLK計(jì)數(shù)輸入1CLKRDLDCEP

D0

D1

D2

D3ET

74160Q0

Q1

Q2

Q3CLKRDLDCEP

D0

D1

D2

D3ET

74160Q0

Q1

Q2

Q31進(jìn)位輸出CO81【例】用74160實(shí)現(xiàn)24進(jìn)制計(jì)數(shù)器。整體置零法（串行）M=24，在SM=S24=0010

0100處反饋清零。CLK計(jì)數(shù)輸入1CLKRDLDCEP

D0

D1

D2

D3ET

74160Q0

Q1

Q2

Q3Q0

Q1

Q2

Q3EPCLK74160ETRDCLD01

2D

D

D

D3111進(jìn)位輸出CO96.3.2計(jì)數(shù)器注意！【例】試?yán)弥昧惴ê椭脭?shù)法由兩片74LS161構(gòu)成53進(jìn)制加法計(jì)數(shù)器。解：用整體法先將兩片74LS161構(gòu)成256進(jìn)制（16×16進(jìn)制），該256進(jìn)制計(jì)數(shù)器實(shí)際為二進(jìn)制計(jì)數(shù)器(28),故若由74LS161構(gòu)成53進(jìn)制計(jì)數(shù)器，先要將53化成二進(jìn)制數(shù)碼，再根據(jù)整體置數(shù)法或整體置零法實(shí)現(xiàn)53進(jìn)制。1053K0K1K2K3K4K42613631轉(zhuǎn)換過程：222222(53)D=(

110101

)B例：…

…余

1

…

……

…余

0

…

……

…余

1

…

……

…余

0

…

……

…余

1

…

……

…余

1

…

…商為0011【例】試?yán)弥昧惴ê椭脭?shù)法由兩片74LS161構(gòu)成53進(jìn)制加法計(jì)數(shù)器。解：若由74LS161構(gòu)成53進(jìn)制計(jì)數(shù)器，其構(gòu)成的256進(jìn)制實(shí)際為二進(jìn)制計(jì)數(shù)器(28),故先要將53化成二進(jìn)制數(shù)碼（53)D＝（110101)B

＝（0011

0101)B（1）整體置零法實(shí)現(xiàn)53進(jìn)制。（M=53）6.3.2計(jì)數(shù)器12利用整體置零法由74LS161構(gòu)成53進(jìn)制加法計(jì)數(shù)器如圖所示。實(shí)現(xiàn)從0000

0000到0011

0100的53進(jìn)制計(jì)數(shù)器十進(jìn)制數(shù)53對(duì)應(yīng)的二進(jìn)制數(shù)為0011

01011

0

1

01

1

0

013【例】試?yán)弥昧惴ê椭脭?shù)法由兩片74LS161構(gòu)成53進(jìn)制加法計(jì)數(shù)器。解：若由74LS161構(gòu)成53進(jìn)制計(jì)數(shù)器，其構(gòu)成的256進(jìn)制實(shí)際為二進(jìn)制計(jì)數(shù)器(28),故先要將53化成二進(jìn)制數(shù)碼（53)D＝（110101)B

＝（0011

0101)B（2）整體置數(shù)法實(shí)現(xiàn)53進(jìn)制。(M=53)6.3.2計(jì)數(shù)器14利用整體置數(shù)法由74LS161構(gòu)成53進(jìn)制加法計(jì)數(shù)器如圖所示。EPETD0

D1

D2

D3CLDCLK

RdQ0

Q1

Q2

Q374LS161EPETD0

D1

D2

D3LDCQ3

RdCLKQ0

Q1

Q274LS1611CLK計(jì)數(shù)脈沖1由74LS161構(gòu)成的53進(jìn)制加法計(jì)數(shù)器實(shí)現(xiàn)從0000

0000到0011

0100的53進(jìn)制計(jì)數(shù)器十進(jìn)制數(shù)53對(duì)應(yīng)的二進(jìn)制數(shù)為0011

01010

0

1

01

1

0

0156.3若干常用的時(shí)序邏輯電路166.3.1寄存器和移位寄存器可寄存一組二進(jìn)制數(shù)碼的邏輯部件，叫寄存器，是由觸發(fā)器構(gòu)成的，只要有置位和復(fù)位功能，就可以做

寄存器，如基本SR鎖存器、D觸發(fā)器、JK觸發(fā)器等等。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，故存儲(chǔ)N位二進(jìn)制代碼需要N個(gè)觸發(fā)器。根據(jù)存放數(shù)碼的方式不同分為并行和串行兩種：并行方式就是將寄存的數(shù)碼從各對(duì)應(yīng)的輸入端同時(shí)輸入到寄存器中；串行方式是將數(shù)碼從一個(gè)輸入端逐位輸入到寄存器中。根據(jù)取出數(shù)碼的方式不同也可分為并行和串行兩種：并行方式就是要取出的數(shù)碼從對(duì)應(yīng)的各個(gè)輸出端上同時(shí)出現(xiàn)；串行方式是被取出的數(shù)碼在一個(gè)輸出端逐位輸出；根據(jù)有無(wú)移位功能寄存器也常分為數(shù)碼寄存器和移位寄存器。17分類：寄存器應(yīng)用舉例：運(yùn)算中存貯數(shù)碼、運(yùn)算結(jié)果。計(jì)算機(jī)的CPU由運(yùn)算器、控制器、譯碼器、寄存器組成，其中就有數(shù)據(jù)寄存器、指令寄存器、一般

寄存器。寄存器與存儲(chǔ)器有何區(qū)別?寄存器內(nèi)存放的數(shù)碼經(jīng)常變更，要求存取速度快，一般無(wú)法存放大量數(shù)據(jù)。（類似于賓館的貴重物品寄

存、超級(jí)市場(chǎng)的存包處。）存儲(chǔ)器存放大量的數(shù)據(jù)，因此最重要的要求是存儲(chǔ)容量。（類似于倉(cāng)庫(kù)）18—、寄存器（數(shù)碼寄存器）74LS75是由同步SR觸發(fā)器構(gòu)成的D觸發(fā)器構(gòu)成的，電路圖如圖所示。在CLK＝1期間，輸出會(huì)隨D的狀態(tài)而改變6.3.1寄存器和移位寄存器1974HC175為由CMOS邊沿觸發(fā)器構(gòu)成的4位寄存器，其邏輯電路如圖所示。D0

~D3為并行數(shù)據(jù)輸入端；

CLK為寄存脈沖輸入端R′D為清零端并行輸入/并行輸出方式。

在CLK↑時(shí)，將D0

～

D3數(shù)據(jù)存入，與此前后的D狀態(tài)無(wú)關(guān)，而且有異步置零（清零）功能。6.3.1寄存器和移位寄存器20左移寄存器(a)右移寄存器(b)雙向移位

寄存器(c)二、移位寄存器（代碼在寄存器中左/右移動(dòng)）具有存儲(chǔ)

+ 移位功能所謂“移位”，就是將寄存器所存各位數(shù)據(jù)，在每個(gè)移位脈沖的作用下，向左或向右移動(dòng)一位。根據(jù)移位方向，常把它分成左移寄存器、右移寄

存器和雙向移位寄存器三種：21由D觸發(fā)器構(gòu)成的4位移位寄存器（右移）：因?yàn)橛|發(fā)器有傳輸延遲時(shí)間tpd，所以在CLK↑到達(dá)時(shí)，各觸發(fā)器按前一級(jí)觸發(fā)器原來(lái)的狀態(tài)翻轉(zhuǎn)。22其中DI為串行輸入端，DO為串行輸出端，Q3～

Q0為并行輸出端，CLK為移位脈沖輸入端CLK的順序輸入DIQ0

Q1

Q2

Q30XD=1011101123000014010110010100010000011

1

0

1移位寄存器的工作原理23異步右移

并行輸入清零串行輸入左移串行輸入工作方式控制并行輸出74LS194A可實(shí)現(xiàn)串入－串出串入－并出并入－并出并入－串出四種功能。D0

D1DIRQ0

Q1

Q2VCC

Q3

CLK

S1S01516

1413

12

11

1091345

6

7

8D2

D3

DILGND2Q1D0D1

D2Q0

Q2

Q3

CP

S1RD

74LS194A

S0DIRD3

DIL器件實(shí)例：雙向移位寄存器74LS194A24DIR

D0

D1

D2

D3

DIL74LS

194AS1S0CLKRDQ0

Q1

Q2

Q3雙向移位寄存器74LS194A的邏輯符號(hào)及功能表（a）邏輯圖形符號(hào)R′DS1S0工作狀態(tài)0××直接清零保

持右

移左

移并行輸入100101110111（

b）功能表R′D25結(jié)論：清零功能最優(yōu)先（異步方式）。移位、并行輸入都需CLK的↑到來(lái)（同步方式）圖6.3.61、擴(kuò)展應(yīng)用（4位

8位）用兩片74LS194接成8位雙向移位寄存器三 寄存器的應(yīng)用實(shí)例26DIRRDS1S0D3

DIL

CLKQ0

Q1

Q2

Q374LS194AD0

D1

D2用雙向移位寄存器74LS194A組成節(jié)日彩燈控制電路+5V+5V+5VQ=0時(shí)LED亮二極管發(fā)光1kΩLEDDIRRDS1S0D3

DIL

CLKQ0

Q1

Q2

Q374LS194AD0

D1

D2清0按鍵S1=0,S0=1右移控制271秒CLKDIRRDS1S0D3

DIL

CLKQ0

Q1

Q2

Q374LS194AD0

D1

D2用雙向移位寄存器74LS194A組成節(jié)日彩燈控制電路+5V+5V+5VQ=0時(shí)LED亮二極管發(fā)光1kΩLEDDIRRDS1S0D3

DIL

CLKQ0

Q1

Q2

Q374LS194AD0

D1

D2清0按鍵S1=0,S0=1右移控制281秒CLKt1

t2

t3

t4P276

例6.3.129Y=M*8+N*2低位輸出高位輸出反饋邏輯電路D0

Q0

Q1

Q2

Q3D

Q

D

Q

D

Q

D

QC1

C1

C1

C1Q′

Q′

Q′

Q′CLK移位寄存器型計(jì)數(shù)器電路的一般結(jié)構(gòu)其反饋電路的表達(dá)式為6.3.2計(jì)數(shù)器五 、移位寄存器型計(jì)數(shù)器移位寄存器型計(jì)數(shù)器的結(jié)構(gòu)可表示為圖所示的框圖形式。環(huán)形計(jì)數(shù)器是反饋函數(shù)中最簡(jiǎn)單的一種，其D0=Q3301.環(huán)形計(jì)數(shù)器（P305）電路如圖所示，將移位寄存器首尾相接，則在時(shí)鐘脈沖信號(hào)作用下，數(shù)據(jù)將循環(huán)右移。6.3.2計(jì)數(shù)器31注：此電路有幾種無(wú)效循環(huán)，而且一旦脫離有效循環(huán)，則不會(huì)自動(dòng)進(jìn)入到有效循環(huán)中，故此環(huán)形計(jì)數(shù)器不能自啟動(dòng)，必須將電路置到有效循環(huán)的某個(gè)狀態(tài)中。設(shè)初態(tài)為Q0Q1Q2Q3=1000,則其狀態(tài)轉(zhuǎn)換圖為6.3.2計(jì)數(shù)器32DQC1

Q′DQDQDQQ1Q2Q0Q3能自啟動(dòng)的環(huán)形計(jì)數(shù)器電路C1

Q′C1

Q′C1

Q′其狀態(tài)方程為

CLK反饋邏輯電路6.3.2計(jì)數(shù)器加了反饋邏輯電路的能自啟動(dòng)的環(huán)形計(jì)數(shù)器的電路33則可畫出它的狀態(tài)轉(zhuǎn)換圖為6.3.2計(jì)數(shù)器環(huán)形計(jì)數(shù)器結(jié)構(gòu)簡(jiǎn)單，不有需效另加譯碼電路；環(huán)形計(jì)數(shù)器的缺點(diǎn)是沒有循充環(huán)分利用電路的狀態(tài)。n位移位寄存器組成的環(huán)形計(jì)數(shù)器只用了n個(gè)狀態(tài)，而電路共有2n個(gè)狀態(tài)。346.3.2計(jì)數(shù)器2.扭環(huán)形計(jì)數(shù)器環(huán)扭形計(jì)數(shù)器（也叫約翰遜計(jì)數(shù)器），其D0=Q′3其狀態(tài)轉(zhuǎn)換圖為

此電路不能自啟動(dòng)?。?！35為了實(shí)現(xiàn)自啟動(dòng)，則將電路修改成如圖所示電路。6.3.2計(jì)數(shù)器D

QC1Q′D

QC1D

QC1DC1QCLKQ1Q2Q0Q3可以自啟動(dòng)的扭環(huán)形計(jì)數(shù)器電路Q′36Q′Q′可以自啟動(dòng)的扭環(huán)形計(jì)數(shù)器電路其狀態(tài)轉(zhuǎn)換表為6.3.2計(jì)數(shù)器D

QC1Q′D

QC1D