FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn) 課件 ch06VHDL基本語句

FPGA設(shè)計(jì)與VHDL實(shí)現(xiàn)VHDL基本語句第六章英特爾FPGA中國創(chuàng)新中心系列叢書普通高等教育”十三五”規(guī)劃教材01順序語句順序語句賦值語句賦值語句根據(jù)其應(yīng)用的場合可分為兩種類型：一種是應(yīng)用于進(jìn)程和子程序內(nèi)部的賦值語句，這時(shí)它是一種順序語句，稱為順序賦值語句；另一種是應(yīng)用于進(jìn)程和子程序外部的信號賦值語句，這時(shí)它是一種并行語句，因此稱為并行信號賦值語句。每種賦值語句都由三個(gè)部分組成，即賦值目標(biāo)、賦值符號和賦值源。1順序語句賦值語句賦值目標(biāo)是賦值的受體，它的基本元素只能是信號或變量，但表現(xiàn)形式可以有多種，如文字、標(biāo)識符、數(shù)組等。1順序語句IF語句與其他軟件編程語言（如C語言）相類似，VHDL中的IF語句也是一種具有條件控制功能的語句，它根據(jù)給出的條件來決定需要執(zhí)行程序中的哪些語句。2順序語句IF語句IF語句的格式有如下4種。1.非完整性IF語句當(dāng)程序執(zhí)行到IF語句時(shí)，如果IF語句中的條件成立，程序執(zhí)行T印3-N后面的順序語句；否則程序?qū)⑻鯥F語句，轉(zhuǎn)而去執(zhí)行其他語句。實(shí)際上，這種形式的IF語句是一種非完整IF語句。2順序語句IF語句2.二重選擇的IF語句首先判斷條件是否成立，如果IF語句中的條件成立，那么程序會(huì)執(zhí)行順序語句I;否則程序執(zhí)行順序語句2。3.具有多重選擇的IF語句在VHDL中，具有多重選擇的IF語句常用來描述具有多個(gè)選擇分支的邏輯功能電路。2順序語句IF語句4.IF語句的嵌套IF語句可以嵌套，多用于描述具有復(fù)雜控制功能的邏輯電路。2順序語句CASE語句在VHDL中，CASE語句是另外一種形式的條件控制語句，它與1F語句一樣可以用來描述具有控制功能的數(shù)字電路。一般來說，CASE語句是根據(jù)表達(dá)式的值從不同的順序處理語句序列中選取其中的一組語句來進(jìn)行操作，它常用來描述總線、編碼器、譯碼器或者數(shù)據(jù)選擇器等數(shù)字邏輯電路。3順序語句CASE語句當(dāng)執(zhí)行到CASE語句時(shí)，如果條件表達(dá)式的值等于選擇值I,程序就執(zhí)行順序語句1；如果條件表達(dá)式的值等于選擇值2,程序就執(zhí)行順序語句2;依次類推，如果條件表達(dá)式的值與前面的n-1個(gè)選擇值都不同，則程序就執(zhí)行"WHENOTHERS"語句中的“順序語句n"3順序語句LOOP語句LOOP語句與其他高級語言中的循環(huán)語句相似，它可以使所包含的一組順序語句被循環(huán)執(zhí)行，其執(zhí)行次數(shù)可由設(shè)定的循環(huán)參數(shù)決定。LOOP語句有三種格式。4順序語句LOOP語句1.簡單LOOP語句2.FORLOOP語句3.WHILELOOP語句4順序語句NEXT與EXIT語句1.NEXT語句NEXT語句主要用于在LOOP語句中進(jìn)行轉(zhuǎn)向控制。其格式分以下三種。（1）無條件終止當(dāng)前循環(huán)，跳回到本次循環(huán)LOOP語句開始處，開始下次循環(huán)。（2）無條件終止當(dāng)前1盾環(huán)，跳轉(zhuǎn)到指定標(biāo)號的LOOP語句開始處，重新執(zhí)行循環(huán)操作。（3）當(dāng)條件表達(dá)式的值為TRUE,則執(zhí)行NEXT語句，進(jìn)入跳轉(zhuǎn)操作，否則繼續(xù)向下執(zhí)行。5順序語句NEXT與EXIT語句2.EXIT語句EXIT語句與NEXT語句類似，也是一種循環(huán)控制語句，用于在LOOP語句中控制循環(huán)轉(zhuǎn)向。502并行語句并行語句并行信號賦值語句并行信號賦值語句是應(yīng)用于結(jié)構(gòu)體中進(jìn)程和子程序之外的一種基本信號賦值語句，它與信號賦值語句的語法結(jié)構(gòu)是完全相同的。作為一種并行描述語句，結(jié)構(gòu)體中的多條并行信號賦值語句是并行執(zhí)行的，它們的執(zhí)行順序與書寫順序無關(guān)。1并行語句并行信號賦值語句并行信號賦值語句有3種形式：簡單信號賦值語句；條件信號賦值語句；選擇信號賦值語句。1并行語句進(jìn)程語句在VHDL中，進(jìn)程語句(PROCESS)是使用最為頻繁、應(yīng)用最為廣泛的一種語句，因此學(xué)握進(jìn)程語句對于編寫VHDL程序來說十分重要。一個(gè)結(jié)構(gòu)體可以包含多個(gè)進(jìn)程語句。2并行語句塊語句塊(BLOCK)是VHDL程序中又一種常用的子結(jié)構(gòu)形式，可看成是結(jié)構(gòu)體的子模塊。采一用塊語句描述系統(tǒng)，是一種結(jié)構(gòu)化的描述方法。塊語句可以使結(jié)構(gòu)體層次分明，結(jié)構(gòu)清晰。3并行語句塊語句塊語句具有如下特點(diǎn)：1.塊內(nèi)的語句是并發(fā)執(zhí)行的，其綜合結(jié)果與語句的書寫順序無關(guān)。2.在結(jié)構(gòu)體內(nèi)，可以有多個(gè)塊結(jié)構(gòu)，塊在結(jié)構(gòu)體內(nèi)是并發(fā)運(yùn)行的。3并行語句元件例化語句在VHDL程序中可以直接將已經(jīng)設(shè)計(jì)好的電路模塊，封裝為“元件”，然后在新的設(shè)計(jì)實(shí)體中調(diào)用該元件，構(gòu)成層次化的設(shè)計(jì)。元件可以是設(shè)計(jì)好的VHDL源文件，也可以是用別的硬件描述語言，如Verilog設(shè)計(jì)的模塊，還可以是IP核、LPM宏功能模塊、EDA設(shè)計(jì)軟件中的嵌入式核等功能單元。元件的定義與調(diào)用必須用元件例化語句完成。元件例化語句由元件定義語句和元件例化（或元件調(diào)用）兩部分組成。4并行語句生成語句GENERATE生成語句是一種可以建立重復(fù)結(jié)構(gòu)或者是在模塊的多個(gè)表示形式之間進(jìn)行選擇的語句。由于生成語句可以用來產(chǎn)生或復(fù)制多個(gè)相同的結(jié)構(gòu)，因此使用生成語句可避免重復(fù)書寫多段相同的VHDL程序。生成語句的格式有如下兩種形式：5并行語句生成語句1.FORGENERATE語句2.IFGENERATE語句IFGENERATE語句與1F語句的區(qū)別在于，IFGENERATE語句沒有類似于1F語句的ELSE或ELSIF分支語句。5并行語句并行過程調(diào)用語句當(dāng)在進(jìn)程內(nèi)部調(diào)用過程語句時(shí)，調(diào)用語句相當(dāng)于是一種順序語句；當(dāng)在結(jié)構(gòu)體的進(jìn)程之外調(diào)用過程時(shí)，它作為并行語句的形式出現(xiàn)。作為并行過程調(diào)用語句，在結(jié)構(gòu)體中它們是并行執(zhí)行的，其執(zhí)行順序與書寫順序無關(guān)。并行過程調(diào)用語句的功能等效于包含了同一個(gè)過程調(diào)用語句的進(jìn)程。603屬性說明與定義語句屬性說明與定義語句數(shù)據(jù)類型屬性數(shù)據(jù)類型屬性如下：T'BASE-數(shù)據(jù)類型T的基本類型。T'LEFT-左限值。T'RIGHT-右限值。THIGH—上限值。T'LOW-下限值。1屬性說明與定義語句數(shù)組屬性數(shù)組屬性如下：A'LEFT一數(shù)組A的左邊界。A'RIGHT-—數(shù)組A的右邊界。A'HIGH上邊界。A'LOW-—下邊界。A'RANGE—范圍。2屬性說明與定義語句信號屬性signal'EVENT:如果在當(dāng)前極小的一段時(shí)間間隔內(nèi)，siganl上發(fā)生了一個(gè)事件，則函數(shù)返回真"(TRUE),否則就返回“假"(FALSE)。signal'STABLE[(T)]:T時(shí)間內(nèi)是否發(fā)生事件（發(fā)生為FALSE,不發(fā)生為TRUE)。signal'ACTIVE:若在當(dāng)前仿真周期中，信號siganl上有一個(gè)活躍（任何事務(wù)），則signal'ACTIVE返回“真“，否則返回“假“。3屬性說明與定義語句信號屬性信號類屬性中最常用的是EVENT屬性，'EVENT屬性的值為布爾型，如果有事件發(fā)生在該屬性所附著的信