數(shù)字信號傳輸特性測試報告-電子設(shè)計大賽

PAGEPAGEI簡易數(shù)字信號傳輸性能分析儀論文摘要：本系統(tǒng)是基于FPGA和CPLD為平臺設(shè)計而成的簡易數(shù)字信號傳輸性能分析儀。系統(tǒng)主要含數(shù)字信號發(fā)生電路，模擬傳輸信道電路和數(shù)字信號分析電路三大部分。先用CPLD設(shè)計偽隨機碼脈沖信號發(fā)生器電路和數(shù)字信號發(fā)生器電路。用三階巴特沃斯濾波器模擬傳輸信道，器帶外衰減大于40dB/十倍頻程，且通帶增益可調(diào)，能較好地模擬傳輸信道。并以FPGA為硬件平臺，設(shè)計數(shù)字信號分析電路。該部分電路能從帶噪聲信號中提取同步信號并輸出，同時可用提取的同步信號進行同步，正確顯示原數(shù)字信號的信號眼圖。關(guān)鍵詞：FPGA,信號分析，隨機信號發(fā)生，信號眼PAGEPAGE11系統(tǒng)方案1.1比較與論證方案一：基于51單片機的電路設(shè)計串行輸出 偽隨機信號發(fā)生電路與數(shù)字信號信號發(fā)生電路可以用51單片機與移位寄存器共同產(chǎn)生。原理框圖如下：串行輸出 單片機I/O口單片機I/O口并行輸入并行輸入 圖1基于單片機的隨機信號發(fā)生電路 74164是一款8位移位寄存器,串行輸入并行輸出。單片機根據(jù)本原多項式f（x），在時鐘輸入的同時，從8級移位寄存器的第n級和第k級取出信號,進行模2相加后,反饋至第1級,當輸入移位時鐘脈沖后,在移位寄存器各級的輸出端Q,得到2n-1位偽隨機信號。該方法相對占用資源，且當需要產(chǎn)生高頻隨機信號時，由于51單片機本身的硬件資源不足，會導(dǎo)致它速度跟不上，從而使輸出信號出現(xiàn)錯誤。 同樣，后級的數(shù)字信號分析電路，在理論上同樣可以用單片機實現(xiàn)。但由于信號頻率較高，單片機依舊會在速度上出現(xiàn)缺陷。而且電路也會顯得繁瑣。 方案二：基于DSP芯片的電路設(shè)計直接利用DSP產(chǎn)生任意長度偽隨機序列的方法,可以為系統(tǒng)設(shè)計和測試帶來便利。傳統(tǒng)的方法是利用DSP的反饋位移寄存器只能產(chǎn)生2n長度偽隨機序列

，結(jié)合DSP芯片的運算結(jié)構(gòu)，設(shè)計出一種利用尋址遞減長度序列，可以設(shè)計產(chǎn)生具有遍歷性的任意長度偽隨機序列的方法，從而解決傳統(tǒng)方法中出現(xiàn)的問題。在序列長度M≠2n的時候，生成序列中的數(shù)都<M并且會以<M的周期出現(xiàn)循環(huán)。如果就用這個序列作為輸出肯定是不符合要求的，因為在0～M-1之間有很多數(shù)都沒有在結(jié)果中出現(xiàn)，換種說法就是輸出的序列沒有對0～M-1這M個數(shù)進行遍歷。但是換種思路，如果把這個序列不直接用作輸出，而當作一個偏移地址，就有可能間接地以訪問某個地址的方式輸出一串符合偽隨機序列要求的數(shù)。這就是生成任意長度偽隨序列方法的核心。 以DSP 芯片可以產(chǎn)生具有遍歷性的任意長度偽隨機序列。而且它不僅具有可編程性，而且其實時運行速度可達每秒數(shù)以千萬條復(fù)雜指令程序，具有強大數(shù)據(jù)處理能力和高運行速度。在應(yīng)用中可方便地修改程序中各參數(shù)，以滿足各種場合不同的需求。圖4反饋移位寄存器的邏輯功能圖利用反饋移位寄存器產(chǎn)生0,1序列.f(x0,x1,?,xn-1)相應(yīng)的反饋移位寄存器是線性的。對于一個n級m序列移位寄存器,它在每一時刻的內(nèi)部狀態(tài)可以看做有限域GF(2)上的一個n維向量,而反饋邏輯函數(shù)就是從每一時刻的狀態(tài)到下一時刻狀態(tài)的轉(zhuǎn)移規(guī)律。 找到了m序列本原多項式與狀態(tài)轉(zhuǎn)移矩陣T之間的關(guān)系,進一步獲得了m序列與本原多項式與反饋函數(shù)之間的關(guān)系,這樣就可以直接從m序列本原多項出發(fā),在FPGA中實現(xiàn)m序列移位寄存器結(jié)構(gòu),產(chǎn)生m序列。2.3同步信號提取 作品采用數(shù)字鎖相位同步法提取同步信號。位同步鎖相法的基本原理是：在接收端利用相位比較器比較接收碼元和本地產(chǎn)生的位同步信號的相位，若兩者相位不一致(超前或滯后)，相位比較器則會產(chǎn)生超前或滯后的誤差信號去調(diào)整位同步信號的相位，反復(fù)調(diào)整，直至獲得準確的位同步信號為止．原理圖如下圖． 圖5數(shù)字鎖相法位同步提取的原理圖數(shù)字鎖相法提取位同步電路原理圖如上。其中，脈沖加減控制器包括圖中的添脈沖、扣脈沖和“或”門．高穩(wěn)定度晶體振蕩器產(chǎn)生的信號經(jīng)整形電路變成兩路相位相差180。的周期性脈沖，然后經(jīng)控制器再送人分頻器，輸出位同步脈沖序列．若接收碼元的速率為F(波特)，則要求位同步脈沖的重復(fù)速率也為F(Hz)．這里，晶振的振蕩頻率設(shè)計在2nF(Hz)，由晶振輸出經(jīng)整形得到的窄脈沖的頻率為，lF(Hz)，經(jīng)添加或扣除脈沖和或門并，1次分頻后，可得重復(fù)頻率為F(Hz)的位同步信號．如果接收端晶振輸出經(jīng)n次分頻后，不能準確地和接收到的碼元同頻同相，這時就要根據(jù)相位比較器輸出的誤差信號，通過控制器對分頻器進行調(diào)整．由相位比較器輸出的加、減脈沖控制信號來相應(yīng)他增加或扭除脈沖，即相應(yīng)的加快或者延遲了分頻器(實際上是一個計數(shù)器，記滿凡個脈沖后電平翻轉(zhuǎn))記滿廳個脈沖的時間，從而調(diào)整了位同步輸出信號的相位．2.4眼圖顯示方法 眼圖顯示采用即時顯示方法。同步觸發(fā)一次，然后疊加一次。每觸發(fā)一次，眼圖上增加了一個UI，即每觸發(fā)一次眼圖上只增加了一個比特位。圖6即時顯示法顯示眼圖用一個示波器跨接在接收濾波器的輸出端，然后調(diào)整示波器掃描周期，并將提取得到的同步信號輸入DAC，在輸出到示波器x軸，使示波器水平掃描周期與接收碼元的周期同步，在示波器上就可以顯示眼圖。3電路與程序設(shè)計3.1電路的設(shè)計3.1.1系統(tǒng)總體框圖系統(tǒng)總體框圖如圖7所示，兩個CPLD分別產(chǎn)生待傳輸?shù)臄?shù)字信號和偽隨機信號。并用低通濾波器模擬傳輸信道，待傳輸?shù)臄?shù)字信號經(jīng)過通帶增益AF為0.2~4.0的低通濾波器。偽隨機信號經(jīng)過比例放大器后再經(jīng)低通濾波，再和數(shù)字信號一起送入相加器。相加所得信號在數(shù)字信號分析電路中，提取得到其同步信號。圖X系統(tǒng)總體框圖數(shù)字信號發(fā)生與數(shù)字信號分析電路在CPLD與FPGA上完成。余下的主要電路為：低通濾波電路，加法器電路，信號顯示電路。3.1.2 低通濾波電路設(shè)計1、為了得到較好指標，電路選用三階有源濾波器，電路衰減大于40db。電路圖為：圖9低通濾波子系統(tǒng)電路3.1.3加減運算電路加減運算電路在數(shù)字信號與偽隨機信號輸出后，使其混合。電路原理圖為： 圖10加減運算電路原理圖3.1.4 信號顯示電路 在FPGA上完成數(shù)字信號分析電路，提取出同步信號。將同步信號輸入顯示電路一端，數(shù)字信號輸入示波器y軸，顯示電路為：圖7信號顯示電路3.2程序的設(shè)計1、隨機信號發(fā)生模塊本作品應(yīng)用移位寄存器理論,從m序列的本原多項式出發(fā),在FPGA器件上偽隨機序列發(fā)生器。邏輯功能圖如下：圖11反饋移位系統(tǒng)的邏輯功能圖m序列移位寄存器結(jié)構(gòu)中前向通道采用n級D觸發(fā)器串級聯(lián)接,反饋通道中是某幾個D觸發(fā)器輸出端的異或運算,異或運算的結(jié)果送給最左端D觸發(fā)器,從最右端D觸發(fā)器輸出m序列。在序列算法實現(xiàn)中采用元件例化語句:COMPONENTdff1PORT(rd,d,clk:INSTD_LOGIC;q:OUTSTD_LOGIC);ENDCOMPONENT;2、數(shù)字信號分析電路基于FPGA的位同步系統(tǒng)框圖如圖2所示，分頻寄存器實現(xiàn)相位比較器、控制器功能，根據(jù)相位比較器輸出結(jié)果控制分頻值大小，通過不斷修改可變模分頻器的分頻值，在功能上實現(xiàn)脈沖的扣除或添加。軟件框圖如下： 圖12基于FPGA的位同步系統(tǒng)框圖將它們生成圖形符號后，建立頂層設(shè)計文件，圖3給出了位同步系統(tǒng)的FPGA電路圖。圖13位同步系統(tǒng)的FPGA電路圖電路圖模塊說明：FRE_DIVIDER_50——50分頻器；TIME_CAPTURE——定時信息提取器；MODULE_REGISTER——分頻值寄存器；MODULE_DIVIDER——可變模分頻器。4測試方案與測試結(jié)果4.1測試方案1、硬件測試:各個電路模塊各自調(diào)試。調(diào)試結(jié)果無誤后，將各電路連接，總體測試。硬件電路具體測試結(jié)果見之后測試結(jié)果。2、軟件仿真測試：m序列數(shù)字信號發(fā)生電路在CPLD上完成。數(shù)字信號分析電路在FPGA上完成。當軟件設(shè)計完成后，在計算機上仿真，確認無誤后，將軟件燒進可編程硬件。其仿真結(jié)果見之后測試結(jié)果。3、硬件軟件聯(lián)調(diào)：將各個模塊電路與FPGA及CPLD連接，進行總體調(diào)試。4.2測試條件與儀器測試條件：檢查多次，仿真電路和硬件電路與系統(tǒng)原理圖完全相同，并且檢查無誤，硬件電路保證無虛焊。測試儀器：高精度的數(shù)字毫伏表，模擬示波器，數(shù)字示波器，數(shù)字萬用表，指針式萬用表。4.3測試結(jié)果及分析 1、數(shù)字信號發(fā)生器仿真結(jié)果： 分析：由仿真圖可得，輸出結(jié)果與題目要求一致，且經(jīng)過曼切斯特編碼，達到了發(fā)揮部分的要求。 2、低通濾波器測試結(jié)果：（輸入統(tǒng)一為5.0V） 頻率/輸出截止頻率輸出：V；頻率：KHZ100k40/5.060/5.080/4.94100/3.54120140200k500k分析：由以上數(shù)據(jù)可知，各個濾波器的截止頻率均與要求相符合，且誤差較小。阻帶衰減大于40db，超過了題目要求。 3、同步信號提取仿真結(jié)果：在計算機上，為便于觀察，設(shè)置仿真參數(shù)為：本地高頻時鐘周期設(shè)為200ns，信碼碼元寬度為1ms，信碼起始位置任意，仿真時間100ms，電路的仿真波形結(jié)果如圖所示：其中：en——位同步使能控制；data_in——輸入信碼；clk——本地高頻時鐘；bs_out——同步檢測器輸出。分析：上圖的仿真結(jié)果直觀地反映了數(shù)字鎖