東北大學EDA數字系統(tǒng)設計第1章可編程器件和EDA技術-課件

1ppt課件課程宗旨更新數字電路的設計觀念，建立行為描述的數字電路設計思想學習掌握CPLD/FPGA的性能特點，最大發(fā)揮器件的性能學習新的設計工具硬件描述語言HDL學習掌握數字系統(tǒng)設計方法學習掌握CPLD/FPGA的集成開發(fā)設計工具2ppt課件第1章

可編程器件和EDA技術EDA技術的主要特征EDA技術的設計方法可編程邏輯器件簡介可編程邏輯器件設計可編程邏輯器件選型IP核簡介EDA技術的發(fā)展趨勢3ppt課件1.1EDA技術的主要特征EDA(電子設計自動化)技術以計算機為工作平臺，以電子CAD通用軟件包為開發(fā)環(huán)境,以電子系統(tǒng)設計為應用方向的電子產品自動化設計過程

與EDA相關的幾個概念“自上而下”的設計方法專用集成電路ASIC全定制ASIC——由設計者定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設計結果交由IC廠家去進行掩模制造，做出產品，應用空間：模擬集成電路設計4ppt課件半定制ASIC——約束性的版圖設計方法，以犧牲芯片性能為代價來簡化設計，縮短開發(fā)時間。分為門陣列設計法和標準單元設計法。應用空間：通信領域可編程ASIC（可編程器件）——將掩模ASIC集成度高的優(yōu)點和可編程邏輯器件設計生產方便的特點結合在一起。應用空間：樣品研制或小批量產品開發(fā)硬件描述語言（HDL）用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結構和連接形式，適合大規(guī)模電子系統(tǒng)的設計。早期的HDL——ABEL、HDL、AHDL5ppt課件當前的HDL——VHDL,1985年美國國防部正式推出87版VHDL為初始硬件描述語言標準（IEEESTD1076-1987）；93版VHDL為進一步完善的硬件描述語言標準（IEEESTD1076-1993）最新的VHDL標準是IEEESTD1076-2001版目前主流的設計工具可以很好地支持這些版本的VHDL設計。EDA系統(tǒng)框架結構(Framework)一套配置和使用EDA軟件包的規(guī)范目前主要的EDA系統(tǒng)框架結構Cadence公司的DesignFrameworkMentor公司的FalconFramework6ppt課件特點1遵守國際CFI組織制定的統(tǒng)一技術標準；2將來自不同EDA廠商的工具軟件進行優(yōu)化組合，集成在一個易于管理的統(tǒng)一環(huán)境之下；3支持任務之間、設計師之間以及整個產品開發(fā)過程中的信息傳輸與共享7ppt課件1.2EDA技術的設計方法電路級設計基于門級描述的單層次設計流程設計輸入：確定設計方案，選擇合適元器件，根據具體的元器件設計電路原理圖第一次仿真：檢驗設計方案在功能方面的正確性。包括數字電路的邏輯模擬、故障分析，模擬電路的交直流分析、瞬態(tài)分析?！仨氁性Ｐ蛶斓闹С帧CB板的自動布局布線：仿真通過后，根據原理圖產生的電氣連接網絡表再進行PCB板的自動布局布線8ppt課件后仿真：檢驗PCB板在實際工作環(huán)境中的可行性。進行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結果參數反標回電路圖，進行第二次仿真系統(tǒng)級設計只定義系統(tǒng)的行為特性，不涉及實現工藝，在廠家綜合庫的支持下，利用綜合優(yōu)化工具將高層次描述轉換化為針對某種工藝優(yōu)化的網絡表，輕易實現工藝優(yōu)化和系統(tǒng)升級9ppt課件流程系統(tǒng)劃分：按照“自上而下”的方法設計輸入：采用VHDL語言狀態(tài)圖等方式描述系統(tǒng)，并編譯成標準的VHDL文件。功能仿真：檢驗系統(tǒng)功能設計的正確性。綜合優(yōu)化：※將高層次描述轉化為硬件電路的關鍵。對HDL源代碼進行綜合優(yōu)化處理，生成門級描述的網絡表相應的廠家綜合庫。適配前仿真：利用產生的網絡表文件進行適配前的時序仿真。適配：將綜合后的網絡表文件針對某一具體的目標器件進行適配，包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線。10ppt課件適配后仿真：根據適配后的仿真模型，進行適配后的時序仿真，仿真結果能比較精確地預期實現所描述系統(tǒng)的未來芯片的實際性能。如果仿真結果達不到設計要求，就需要修改VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求器件實現：將適配產生的器件編程文件通過編程器或下載電纜載入到目標芯片FPGA或CPLD中。11ppt課件1.3可編程邏輯器件簡介1.3.1從ASIC到FPGA/CPLDASIC專用集成電路（ApplicationSpecificIntegratedCircuit，ASIC）相對標準集成電路而言，是設計者根據設計需求所設計的在特殊場合使用的集成電路。12ppt課件標準集成電路具有標準的芯片功能，可以在市場上購買到的通用器件。例如以下器件都屬于標準集成電路。1)中央處理單元(CPU)2)存儲器（

DRAM、SRAM、ROM、EPROM、EEPROM）

13ppt課件3)計算機主板上的南北橋芯片4)顯示卡上的繪圖芯片5)運算電路中的加法器、減法器、比較器、數據選擇器等6)USB收發(fā)器14ppt課件專用集成電路（ASIC）CPLD和FPGA的先驅，泛指面向專門用途或特定用戶而設計制造的集成電路，是片上系統(tǒng)集成（SOC）的基礎1)全定制(FullCustom)2)半定制(SemiCustom)·門陣列(GateArray)·標準單元(StandardCell)·積木塊(CellBased)15ppt課件ASIC實現設計者根據ASIC廠商提供的標準單元庫進行設計，ASIC廠商根據設計生產掩膜，最終制造出ASIC芯片。實現方式：門陣列結構：外圍部分是I/O單元，包含了輸入和輸出緩沖器，有限的晶體管，壓焊盤等。內部是基本的邏輯單元或門電路，每個單元均由少量的晶體管組成。

16ppt課件門陣列上所有的晶體管在初始時并不連接，布局設計軟件根據給定的設計方案,就會計算出哪些晶體管需要連接。ASIC廠商提供一些未連接的芯片，當設計完成，廠商只需對參與連接的金屬層進行照相掩模，并加到芯片上，就可以生產出自己的芯片。

17ppt課件優(yōu)點：內部電路工作速度快，電路密度高（具有百萬個門電路密度的門陣列，其時鐘頻率能達到數百MHz）在一個芯片上可集成多個功能塊，對需求量較大的產品來說，成本低廉。缺點：ASIC的廠商需要時間去制造和測試電路部件。另外，用戶要預先承擔大筆的費用,即所謂的非重復性工程(Non-RecurringEngineering,NRE)費用，ASIC生產廠商用這筆費用去啟動整個ASIC的生產過程。如果這其中存在某一個錯誤，那么修改這個錯誤，并重新生產出新的ASIC芯片就需要花費很長的時間和昂貴的生產費用。18ppt課件標準單元根據ASIC廠商提供的標準單元庫，進行數字邏輯電路設計。優(yōu)點：設計較為靈活

;缺點：設計所需的掩模版層數較門陣列方式多(約十二層以上)。標準單元設計方式，可以使成本降低，但相對地要付出較高的非重復性工程費用，同時生產周期較長。積木式設計

綜合了門陣列和標準單元的各自優(yōu)點來實現器件設計。即以單元的方式來建立邏輯電路中的不同功能模塊，如需改變某個模塊的設計時，只需改變相應的模版即可，從而大大節(jié)省了設計風險和成本，提高了設計效率。19ppt課件全定制按客戶要求，以最佳的電路設計為目標，以期得到一個價格合理且性能優(yōu)良的產品。缺點是付出高昂的NRE費用和大量的設計人工費用以及較長的設計周期。所以通常只在關鍵電路的設計上使用。用戶可以根據所要開發(fā)產品的特點，選擇某種適合的設計方式完成設計。20ppt課件低密度PROM,EPROM,EEPROM,PAL,PLA,GAL只能完成較小規(guī)模的邏輯電路高密度，已經有超過400萬門的器件EPLD,CPLD,FPGA可用于設計大規(guī)模的數字系統(tǒng)集成度高，甚至可以做到SOC（SystemOnaChip）可編程邏輯器件PLD21ppt課件1.3.2CPLD器件22ppt課件MAX7000S系列器件的內部結構1.3.2CPLD器件LAB(logicarrayblock)宏單元(macrocells)擴展乘積項EPT(Expanderproductterms)可編程連線陣列PIA(programmableinterconnectarray)I/O控制塊IOC(I/Ocontrolblocks)

23ppt課件每個LAB的輸入信號：1）來自通用邏輯輸入的PIA的36個信號2）用于寄存器輔助功能的全局控制信號3）從I/O引腳到寄存器的直接輸入通道，用以實現MAX7000E和AX7000S器件的快速建立時間。24ppt課件宏單元(macrocells)器件的具體邏輯單元，用來實現各種具體的邏輯功能邏輯陣列，實現組合邏輯函數，每個宏單元提供5個乘積項。乘積項選擇矩陣，實現邏輯函數，或者作為宏單元的觸發(fā)器的輔助輸入(清除、置位、時鐘和時鐘使能)。每個宏單元的一個乘積項還可以反饋到邏輯陣列。25ppt課件可編程觸發(fā)器：可以被單獨編程為D、T、JK或SR觸發(fā)器，可以被旁路掉，用以實現純組合邏輯?？删幊逃|發(fā)器的3種時鐘控制方式：全局時鐘（GlobalClock），能夠實現最快的時鐘控制。帶高電平使能的全局時鐘，能夠實現具有使能控制的觸發(fā)器，能夠實現最快的時鐘控制。來自乘積項的時鐘，來自隱含宏單元或I/O引腳的信號進行時鐘控制，具有較慢的時鐘控制。26ppt課件擴展乘積項(Expanderproductterms)為實現更復雜邏輯函數需要除了一個宏單元中的5個乘積項，還要用到另一個宏單元內部的邏輯單元的邏輯資源。MAX7000結構允許利用共享和并聯擴展乘積項(擴展項)作為附加的乘積項直接送到同一邏輯陣列塊的任意宏單元中。27ppt課件共享擴展項每個LAB有16個共享擴展項。每個宏單元提供一個未投入使用的乘積項作為共享擴展項，并將它們反相后反饋到邏輯陣列塊，便于集中使用。每個共享擴展乘積項可被邏輯陣列塊LAB內任何一個宏單元或全部宏單元使用和共享，以實現更為復雜的邏輯函數。采用共享擴展項后會增加一個短的延時tSEXP28ppt課件并聯擴展項宏單元中沒有使用的乘積項，這些乘積項可分配到鄰近的宏單元去實現快速復雜的邏輯函數。并聯擴展項允許多達20個乘積項直接饋送到宏單元的“或”邏輯5個乘積項是由宏單元本身提供的，15個并聯擴展項是由邏輯陣列塊LAB中鄰近宏單元提供的。每個邏輯陣列塊LAB中有16個宏單元，每8個宏單元分成一組

在LAB中形成2個出借或借用并聯擴展項的鏈。一個宏單元可以從較小編號的宏單元中借用并聯擴展項。每組宏單元中，最小編號的宏單元僅能出借并聯擴展項，而最大編號的宏單元僅能借用并聯擴展項。宏單元中不用的乘積項可以分配給鄰近的宏單元。29ppt課件可編程連線陣列PIA(programmableinterconnectarray)用以實現各LAB相互連接，實現用戶所需要的邏輯功能。全局總線是可編程的通道，它把器件中任何信號源連到其目的地上。所有MAX7000的專用輸入、I/0引腳和宏單元輸出均饋送到PIA，PIA再把這些信號送到整個器件內的相應各點。EEPROM單元（陰影部分）控制2輸入與門的一個輸入端，通過對EEPORM單元的編程來選通驅動邏輯陣列塊LAB的可編程連線陣列PIA信號。MAX7000的可編程連線陣列PIA有固定延時。30ppt課件I/O控制塊IOC(I/Ocontrolblocks)I/O控制塊允許每個I/O引腳單獨地配置成輸入/輸出或雙向工作方式所有I/O引腳都有一個三態(tài)輸出緩沖器，輸出三態(tài)緩沖器的使能端受可編程數據選擇器輸出信號驅動。31ppt課件MAX7000系列器件的輸出配置多電壓(Multivolt)I/O接口Vccint和Vccio。32ppt課件1.3.2.3MAX7000系列器件的編程MAX7000系列器件可以通過標準的JTAG接口進行編程。通常用一條編程電纜把欲編程的器件與計算機的并口或串口相連，利用開發(fā)系統(tǒng)的下載功能對器件進行編程。33ppt課件34ppt課件35ppt課件36ppt課件1.3.3FPGA器件37ppt課件1.3.3.1XC4000系列器件的內部結構38ppt課件1．XC4000系列的可配置邏輯塊(CLB)函數功能發(fā)生器觸發(fā)器39ppt課件輸入輸出AiBiCi-1SiCi00000001100101001101100101010111001111111、CLB設計實現加法器40ppt課件2、配置RAM功能41ppt課件性能資源對比表（DensityandPerformanceforSeveralCommonCircuitFunctions）42ppt課件2.輸入/輸出模塊（In/OutputBlock）IOB可編程輸入輸出雙向傳輸

輸入/輸出模塊是為芯片外部引腳或內部邏輯提供接口的模塊43ppt課件1.3.3.2內部互連資源（PI）FPGA的內部互連資源是帶有可編程節(jié)點和開關矩陣的內部金屬線段，這些線段為內部各個CLB、IOB提供了連線資源，用來實現內部各CLB之間、IOB之間，以及CLB和IOB之間相互連接。正是因為有互連資源才可以實現極其復雜的邏輯電路；內部互連資源不但決定器件的綜合布線布通率，還決定器件的工作速度指標。

44ppt課件Thesingle-lengthlines45ppt課件TheSwitchMatrix46ppt課件TheDouble-LengthLines47ppt課件TheLonglineRoutingResources48ppt課件Aninternaloscillatorisusedforclockingofthepower-ontime-out,configurationmemoryclearing,andasthesourceofCCLKinMastermodes.Thisoscillatorsignalrunsatanominal8MHzandvarieswithprocess,VCCandtemperaturebetween10MHzmaxand4MHzmin.4、晶振（Oscillator）49ppt課件5、靜態(tài)存儲單元SRAM靜態(tài)存儲單元由兩個CMOS反相器和一個用于讀寫數據的傳輸晶體管組成。該單元在FPGA組態(tài)時寫入數據，在回讀（readback）時讀出數據。當FPGA正常工作時，因為FPGA的組態(tài)數據已存儲在這些靜態(tài)RAM單元中，所以相應的RAM單元的輸出Q和端的狀態(tài)是確定的，直接控制著可編程開關等。FPGA正常工作時，傳輸晶體管是斷開的（OFF）50ppt課件1.3.3.3XC4000系列器件的配置在Xilinx公司的ISE開發(fā)系統(tǒng)中，利用MakeBits把用戶的設計自動編譯成可以下載的數據文件（bitstream文件），把下載的數據文件傳輸到FPGA器件內部，使之處于用戶所需要的工作狀態(tài)這一過程被稱為FPGA的配置。此過程相當于SPLD和CPLD的編程。51ppt課件配置模式52ppt課件主模式53ppt課件主模式54ppt課件從串行模式55ppt課件外設模式AsynchronousPeripheralModeSynchronousPeripheralMode56ppt課件2、FPGA的配置過程（1）、配置存儲器復位過程當電源上電時，為了保證電源電壓穩(wěn)定，一個內部電源復位電路被觸發(fā)，提供一段上電延時。經過這段初始化延時后，FPGA開始清除其內部原有的配置數據。接下來檢測RESET腳的輸入信號，如果此信號無效，則進入下一階段。（2）、初始化FPGA在配置過程中還為用戶提供了一些標志FPGA狀態(tài)的信號，它們是HDC、LDC、INIT，HDC在配置過程中輸出為高，而LDC在配置過程中輸出為低。INIT被用來表示初始化階段結束，如果初始化結束，INIT腳的輸出為低。（3）、配置過程FPGA采樣模式控制引腳，以確定配置方式。接下來進入配置數據階段：在此期間系統(tǒng)自動讀入數據，配置好內部存儲單元。如果配置正確，執(zhí)行一個時鐘周期的同步開始過程，然后進入工作狀態(tài)。在整個配置過程中掉電保護被禁止。FPGA的配置過程是一種自動裝載配置數據的過程。主要有以下步驟：57ppt課件1.4可編程邏輯器件設計

設計輸入·電路圖·硬件描述語言器件編程

設計實現·優(yōu)化·合并、映射·布局、布線功能仿真時序仿真器件測試系統(tǒng)說明58ppt課件1.4.2Xilinx公司的ISE開發(fā)工具概述59ppt課件1.4.3Altera公司的QuartusII開發(fā)工具概述60ppt課件1.5.1CPLD選擇的方法1.5可編程邏輯器件選型編程技術在線可編程能力功能模塊的性能觸發(fā)器結構嵌入式器件I/O引腳的數量和類型時鐘輸入引腳的數量61ppt課件1.5.2FPGA選擇的方法可配置邏輯模塊I/O引腳的數量和類型時鐘輸入端的數目嵌入式器件配置/編程方式器件當中所含可配置邏輯模塊的數目62ppt課件1.6IP核簡介IP核是具有知識產權（IntellectualProperty）的集成電路芯核的簡稱，其作用是把一組擁有知識產權的電路設計集合在一起，構成芯片的基本單位，如FIR濾波器，SDRAM控制器，PCI接口等等設計成可修改參數的模塊，以供設計時搭積木之用。隨著CPLD/FPGA的規(guī)模越來越大，設計越來越復雜，使用IP核是一個設計發(fā)展趨勢。IP內核可以在不同的硬件描述級實現，由此產生了三類IP內核：軟核硬核固核63ppt課件軟核通常以可綜合的HDL源代碼的形式出現，因此具有較高的靈活性。其應用和開發(fā)過程與普通的HDL設計實現系統(tǒng)也十分相似,只是所需的開發(fā)軟硬件環(huán)境比較昂貴。軟核的設計周期短,設計投入少。由于不涉及物理實現,為后續(xù)設計留有很大的發(fā)揮空間,增大了IP的靈活性和適應性。其主要缺點是缺乏對時序、面積和功耗的預見性。在一定程度上使后續(xù)工序無法適應整體設計，從而需要一定程度的軟核修正,在性能上也不可能獲得全面的優(yōu)化。1.軟核64ppt課件硬核提供設計的最終階段產品——掩模。硬核的設計與工藝已完成而不能更改。它的產品有存儲器、模擬電路和總線器件等。設計越細化，后續(xù)工序所需要做的事情就越少，當然，靈活性也就越小。不同的用戶可以根據自己的需要訂購不同的IP核產品。用戶得到的硬核僅是產品功能而不是產品設計，因此，硬核的設計與制造廠商能對它實行全權控制，它的知識產權的保護也較簡單。由于通信系統(tǒng)越來越復雜,PLD的設計也更加復雜

,這增加了市場對IP核的需求。各大FPGA/CPLD廠家繼續(xù)開發(fā)新的IP商品,并且開始提供硬件IP,將一些功能在出廠時就固化在芯片中。

2.硬核65ppt課件固核是一種介于軟核與硬核之間的，完成了綜合的功能塊。它有較大的設計深度,以網表文件的形式提交客戶使用。它既不獨立，也不固定，可根據用戶要求作部分修改。固核允許用戶重新定義關鍵的性能參數，內部連線表有的也可以重新優(yōu)化，其使用流程同軟核。如內部連線表不能優(yōu)化時，使用流程與硬核相同。如果客戶與固核使用同一個IC生產線的單元庫,IP應用的成功率會高得多。

3.固核66ppt課件1.7.1可編程邏輯器件的發(fā)展趨勢1.7EDA技術的發(fā)展趨勢可編程邏輯器件集成度隨著半導體制造工藝的發(fā)展而進步。從最初的單片集成度幾百門到現在的單片集成度數百萬門。制造工藝從0.25um到65nm，例如Xilinx公司的Virtex-5LX系列FPGA就是采用先進的65nmCMOS工藝制造的FPGA。高端高密度的FPGA不但具有實現MCU的能力，還可以實現DSP信號處理器，已經具備了片上系統(tǒng)(SOC)集成的能力?？删幊踢壿嬈骷乃俣纫苍诓粩嗵岣?，例如Altera公司的Stratix

II

系列器件中的速度等級（-3）芯片，可以實現500

MHz的內部時鐘頻率。1．向高集成度、高速度的方向發(fā)展67ppt課件集成技術的飛速發(fā)展，工藝水平的不斷提高，節(jié)能潮流在全世界興起，也為半導體工業(yè)提出了降低工作電壓的發(fā)展方向?？删幊藺SIC產品已成為電子系統(tǒng)的重要組成部分，也不可避免地向3.3V→2.5V→1.8V

的標準靠攏，以便適應其他數字器件，擴大應用范圍，滿足高速節(jié)能的需求。2.向低電壓、低功耗的方向發(fā)展伴隨著器件的集成度提高，單片容量可設計邏輯越來越多，為了提高設計速度和系統(tǒng)性能，在一些FPGA芯片中集成一定功能的硬核，設計者可以利用這些硬核與其它設計資源結合完成設計，這將是可編程邏輯器的又一個發(fā)展方向。3.向軟核、硬核混合的結構方向發(fā)展68ppt課件隨著電子類產品的不斷進步和半導體制作工藝的發(fā)展，愈來愈多的設計需求把數字電路與模擬電路相結合，可編編程邏輯器件勢必適應市場的需求，集成一定數量的可編程模擬器件，更加有助于實現數字與模擬的混合設計。4．向模擬和數字混合電路的方向發(fā)展69ppt課件1.7.2EDA軟件開發(fā)工具的發(fā)展趨勢

從EDA工具的現狀可以看到，用于數字電路設計的EDA工具發(fā)展速度遠比用于模擬電路設計的EDA工具快，其主要原因在于實現模擬集成電路的EDA工具要比實現數字集成電路的EDA工具更為復雜，更為重要的原因在于對于模擬集成電路集成大量的電阻、電感和電容比較困難，特別是比較大電感量的電感和電容量的電容。

雖然實現模擬集成電路的開發(fā)工具的難度較大,但是大多數物理量本身多以模擬形式存在,實現高性能的復雜電子系統(tǒng)的設計離不開模擬信號。近幾年,EDA工具廠商都比較重視數?；旌闲盘栐O計工具的開發(fā)，比如Lattice公司已經推出了PACDesigner開發(fā)工具用于開發(fā)可編程模擬器件。對數字信號的語言描述,IEEE已經制定了VHDL和VerilogVHDL標準,而對模擬信號的語言正在制定AHDL標準。此外，還提出了對微波信號的MHDL描述語言。1.具有混合信號處理能力的EDA工具70ppt課件電子系統(tǒng)設計的仿真過程分為兩個階段:一個階段是設計前期的系統(tǒng)級仿真，也稱為功能仿真；另一個階段是設計過程中的電路級仿真，也稱為時序仿真。前者主要驗證系統(tǒng)的功能；而后者主要驗證系統(tǒng)的性能，決定怎樣實現設計所需的精度。在整個電子設計過程中，設計仿真通常需要占用較大的精力。為此，提高仿真效率，提高仿真的有效性、精度等問題將是仿真工具的發(fā)展趨勢。要提高仿真的有效性,一方面是建立合理的仿真算法,另一方面是較好地解決系統(tǒng)級仿真中系統(tǒng)級模型的建模和電路級仿真中電路級模型的建模技術。2.高效率的設計仿真工具的發(fā)展71ppt課件今天,電子系統(tǒng)和電路的集成規(guī)模越來越大,幾乎不可能直接面向版圖做設計，很難直接找出版圖中的錯誤。將設計者的精力從繁瑣的版圖設計和分析中轉移到設計前期的算法開發(fā)和功能驗證上,是設計綜合工具要達到的目的。高層次設計綜合工具可以將低層次的硬件設計一起轉換到物理級的設計,實現不同層次、不同形式的設計描述轉換,通過各種綜合算法實現設計目標所規(guī)定的優(yōu)化設計。面對當今飛速發(fā)展的電子產品市場,電子設計人員需要更加實用、快捷的EDA工具使用統(tǒng)一的集成化設計環(huán)境,改變傳統(tǒng)設計思路(即優(yōu)先考慮具體物理實現方式),將精力