CMOS射頻集成電路設(shè)計(jì)緒論

緒論1.1

CMOS技術(shù)簡(jiǎn)介及發(fā)展趨勢(shì)1.2射頻集成電路的發(fā)展歷史、現(xiàn)狀及發(fā)展趨勢(shì)1.3射頻集成電路設(shè)計(jì)涉及的相關(guān)學(xué)科與知識(shí)1.4CMOS模擬及射頻集成電路設(shè)計(jì)的方法與步驟1.5CMOS射頻集成電路設(shè)計(jì)的常用軟件概述1.6本章小結(jié)習(xí)題

1.1

CMOS技術(shù)簡(jiǎn)介及發(fā)展趨勢(shì)

1.1.1

CMOS集成電路制程簡(jiǎn)介在一塊集成電路芯片中,多個(gè)元件只有通過相互連接構(gòu)成電路,才能實(shí)現(xiàn)一個(gè)完整的系統(tǒng)。在數(shù)字系統(tǒng)中,最基本的電路是反相器,它的作用是將數(shù)字信號(hào)1變?yōu)?,或者將0變?yōu)?。

在CMOS電路中,P溝道MOS管作為負(fù)載器件,N溝道MOS管作為驅(qū)動(dòng)器件,這就要求在同一襯底上制造PMOS管和NMOS管,因此必須把一種MOS管做在襯底上,而另一種MOS管做在高于襯底濃度的阱中。按照導(dǎo)電類型來分,CMOS電路分為P阱CMOS、N阱CMOS和雙阱CMOS電路。本書僅以P阱硅柵CMOS工藝以及雙阱硅柵CMOS工藝為例做簡(jiǎn)單介紹。圖1-1

20世紀(jì)80年代的典型工藝(CMOS技術(shù))

1.P阱硅柵CMOS工藝和元件形成過程

典型的P阱硅柵CMOS工藝從襯底清洗到中間測(cè)試,總共有50多道工序,需要5次離子注入和10次光刻過程。圖1-2給出了P阱硅柵CMOS反相器的工藝制程及芯片剖面示意圖。圖1-2P阱硅柵CMOS反相器的工藝制程及芯片剖面示意圖圖1-2P阱硅柵CMOS反相器的工藝制程及芯片剖面示意圖

主要工藝步驟如下:

(1)光刻1——阱區(qū)光刻,刻出阱區(qū)注入孔(見圖1-2(a))。

(2)阱區(qū)注入及推進(jìn),形成阱區(qū)(見圖1-2(b))。

(3)去除SiO2,長(zhǎng)薄氧,長(zhǎng)Si3N4(見圖1-2(c))。

(4)光刻2——有源區(qū)光刻,刻出P管、N管的源、漏和柵區(qū)(見圖1-2(d))。

(5)光刻3——N管區(qū)光刻,刻出N管區(qū)注入孔。N管區(qū)注入,以提高場(chǎng)開啟電壓,減小閂鎖效應(yīng)及改善阱的接觸(見圖1-2(e))。

(6)長(zhǎng)場(chǎng)氧,去除SiO2和Si3N4(見圖1-2(f)),然后長(zhǎng)柵氧。

(7)光刻4——P管區(qū)光刻(用光刻1的負(fù)版)。P管區(qū)注入,調(diào)節(jié)PMOS管的開啟電壓(見圖1-2(g)),然后長(zhǎng)多晶硅。

(8)光刻5——多晶硅光刻,形成多晶硅硅柵及多晶硅電阻(見圖1-2(h))。

(9)光刻6—P+區(qū)光刻,刻去P+區(qū)上的膠。P+區(qū)注入,形成PMOS管的源、漏區(qū)及P+保護(hù)環(huán)(見圖1-2(i))。

(10)光刻7—N+區(qū)光刻,刻去N+區(qū)上的膠(用光刻6的負(fù)版)。N+區(qū)注入,形成NMOS管的源、漏區(qū)及N+保護(hù)環(huán)(見圖1-2(j))。

(11)長(zhǎng)PSG(phosphosilicateglass,磷硅酸玻璃)(見圖1-2(k))。

(12)光刻8——引線孔光刻?？上仍陂L(zhǎng)磷硅酸玻璃后開第一次孔,然后在磷硅酸玻璃回流及結(jié)注入推進(jìn)后開第二次孔(見圖1-2(l))。

(13)光刻9——鋁引線光刻。

(14)光刻10——壓焊塊光刻(見圖1-2(m))。

2.雙阱硅柵CMOS工藝

雙阱CMOS工藝是為P溝道MOS管和N溝道MOS管提供各自獨(dú)立的阱區(qū)的工藝。雙阱CMOS工藝與傳統(tǒng)的P阱CMOS工藝相比,能做出性能更好的N溝道MOS管,原因是它具有較低的電容和較小的襯底偏置效應(yīng)。雙阱CMOS的工藝制程除了阱的形成之外,其余與P阱CMOS的工藝類似,主要工藝步驟如下:

(1)光刻1:確定阱區(qū),即有源區(qū)的形成。

典型的阱區(qū)表面摻雜濃度為1016~1017cm-3,通常還要求襯底摻雜濃度必須遠(yuǎn)低于阱區(qū)濃度,一般在1015cm-3數(shù)量級(jí)。具體步驟如下:

第一步,對(duì)硅晶圓表面進(jìn)行化學(xué)清洗,目的是清除晶圓表面的各種污染物。

第二步,將晶圓放入一個(gè)高溫爐管中,在晶圓表面生長(zhǎng)一層二氧化硅。例如某個(gè)典型的氧化工藝可以生長(zhǎng)約40nm(即400?)的氧化層。

第三步,將晶圓送入第二個(gè)爐管中,淀積一層氮化硅(Si3N4)薄膜層(典型厚度為80nm)。

第四步,在晶圓上淀積一層光刻膠作為掩模。由于光刻膠在室溫下是液態(tài)的,所以通常很容易將其旋涂在硅片上。

(2)P阱注入和選擇氧化。首先在晶圓上旋涂一層光刻膠,然后采用第二塊光刻掩模對(duì)光刻膠進(jìn)行曝光處理,以便確定形成P區(qū)的位置。利用離子注入技術(shù)將硼離子注入P阱區(qū),然后采用化學(xué)方法或者氧等離子體方法去除光刻膠。

(3)N阱注入。在晶圓上再旋涂一層光刻膠,然后采用第三塊光刻掩模對(duì)光刻膠進(jìn)行曝光處理,確定N阱區(qū)位置。N阱形成的工藝和P阱的完全相同,只是注入的是磷離子。

(4)推進(jìn),形成P阱和N阱。擴(kuò)散推進(jìn)注入的P阱和N阱,其結(jié)深要達(dá)到幾個(gè)微米。磷離子注入完后,將光刻膠去除掉,然后對(duì)晶圓進(jìn)行清洗。

(5)場(chǎng)區(qū)氧化,去除Si3N4及背面氧化層。

(6)光刻2,確定需要生長(zhǎng)柵氧化層的區(qū)域。

(7)生長(zhǎng)柵氧化層。

(8)光刻3,確定B+(調(diào)整P溝道器件的開啟電壓)區(qū)域,注入B+。

(9)淀積多晶硅,多晶硅摻雜。

(10)光刻4,形成多晶硅圖形。

(11)光刻5,確定P+區(qū),注入硼離子形成P+區(qū)。

(12)光刻6,確定N+區(qū),注入磷離子形成N+區(qū)。

(13)LPCVD(低壓化學(xué)氣相淀積)生長(zhǎng)SiO2。

(14)光刻7,刻蝕接觸孔。

(15)淀積鋁。

(16)光刻8,反刻鋁形成鋁線。

圖1-3為雙阱硅柵CMOS反相器的版圖和芯片剖面示意圖。圖1-3雙阱硅柵CMOS反相器的版圖和芯片剖面示意圖

1.1.2CMOS工藝特征尺寸的演變——摩爾定律

1965年,戈登·摩爾(GordonMoore)提出摩爾定律,預(yù)測(cè)硅芯片每隔18個(gè)月集成度翻一番,而加工特征尺寸縮小為原來的1/2。CMOS器件的發(fā)展有效地實(shí)踐了摩爾定律。表1.1給出了符合摩爾定律的CMOS工藝特征尺寸的演變過程。

“光刻”的精度不斷提高,元器件的密度也會(huì)相應(yīng)提高,因此CMOS工藝具有極大的發(fā)展?jié)摿ΑＦ矫婀に嚤徽J(rèn)為是“整個(gè)半導(dǎo)體的工業(yè)鍵”,也是摩爾定律問世的技術(shù)基礎(chǔ)。2010年,三星公司實(shí)現(xiàn)了30nm制程內(nèi)存芯片量產(chǎn);Intel于2011年推出了含有10億只晶體管、每秒可執(zhí)行1千億條指令的芯片;2015年,三星公司為蘋果公司大規(guī)模量產(chǎn)14nm的A9移動(dòng)處理器。2015年7月,IBM開發(fā)出7nm芯片,該項(xiàng)突破性成果具備了在指甲蓋大小的芯片上放置200億只晶體管的能力。

1.1.3發(fā)展趨勢(shì)

1.面臨的挑戰(zhàn)

1)芯片尺寸極限現(xiàn)有的硅芯片在未來幾年內(nèi)將可能達(dá)到物理極限,單只晶體管的大小將達(dá)原子級(jí),這將是一個(gè)真正的物理極限。

2)漏電流

根據(jù)相關(guān)理論,當(dāng)“柵極”的長(zhǎng)度小于5nm時(shí),將會(huì)產(chǎn)生隧道效應(yīng)。

3)功耗和散熱

眾所周知,處理器的功耗密度不可能無限地提高。

4)成本

芯片制造設(shè)備成本的上升也給摩爾定律的延續(xù)帶來了壓力。

IBM研究人員CarlAnderson提出“摩爾定律即將沒電”的觀點(diǎn),認(rèn)為IT行業(yè)的指數(shù)增長(zhǎng)現(xiàn)象走到了盡頭。因?yàn)樵絹碓蕉嗟脑O(shè)計(jì)人員發(fā)現(xiàn),日常應(yīng)用并不需要時(shí)下最新的架構(gòu)設(shè)計(jì)以及最高端的芯片,而高額的研發(fā)費(fèi)用以及生產(chǎn)線的更新也僅有少數(shù)公司可以承受。

2.未來發(fā)展

集成電路正在逐漸逼近尺寸和計(jì)算能力的極限,意味著嚴(yán)格定義上的摩爾定律可能結(jié)束,但是隨后會(huì)有大量新技術(shù)接踵而來。大量的新課題不斷涌現(xiàn),人們正在研究超越CMOS的新型器件,包括很多可以實(shí)現(xiàn)非硅內(nèi)存器件和邏輯開關(guān)的技術(shù),如自旋電子器件、納米管、納米線和分子電子器件等。例如,隧道場(chǎng)效應(yīng)晶體管(TFET)應(yīng)用量子力學(xué)的隧穿原理,直接穿越源(source)和漏(drain)間的屏障而不是擴(kuò)散過去,能夠?qū)崿F(xiàn)低電源電壓、低功耗以及更好的次臨界擺幅,可以與CMOS工藝兼容。

單電子晶體管(SET)的柵端電壓控制穩(wěn)定狀態(tài)間的調(diào)諧,實(shí)現(xiàn)“島”上單一電子的增或減,具有高速、高器件密度、高能效等優(yōu)勢(shì),從而帶來新應(yīng)用,同時(shí)與CMOS工藝兼容。除此之外,還有其他先進(jìn)器件技術(shù)正處于研發(fā)和試驗(yàn)之中。

1.2射頻集成電路的發(fā)展歷史、現(xiàn)狀及發(fā)展趨勢(shì)

1.2.1

發(fā)展歷史在無線通信系統(tǒng)中,射頻前端包含了從接收天線下來的低噪聲放大器、下變頻器、發(fā)信機(jī)的上變頻器、功率放大器及用于調(diào)制解調(diào)的頻率合成器等五大模塊,它和其他功能模塊構(gòu)成了無線通信系統(tǒng)的主體。

半導(dǎo)體技術(shù)對(duì)無線通信起到至關(guān)重要的推動(dòng)作用。高速有源器件的發(fā)明,如鍺硅、砷化鎵和高速CMOS器件等使得射頻和微波系統(tǒng)迅速走向集成化,因此產(chǎn)生了射頻集成電路。在射頻CMOS工藝中,由于電阻、電容及電感等無源器件能與晶體管同時(shí)制作在一片襯底上,從而實(shí)現(xiàn)了射頻電路與系統(tǒng)的全集成化,大大地降低了射頻系統(tǒng)的尺寸。

1.2.2現(xiàn)狀

現(xiàn)代通信系統(tǒng)變得越來越復(fù)雜多樣,以智能手機(jī)為例,它幾乎成為人們不可或缺的日常必備工具。移動(dòng)支付的出現(xiàn)及盛行,更加體現(xiàn)智能手機(jī)的價(jià)值。這些復(fù)雜的通信設(shè)備的核心就是集成電路,包括模擬集成電路和數(shù)字集成電路,而其中的射頻集成電路又充當(dāng)著舉足輕重的角色。

長(zhǎng)期以來,由于無源元件,特別是電感元件在CMOS工藝中難以實(shí)現(xiàn)高的Q值,從而限制了射頻系統(tǒng)全集成化?；谶@種現(xiàn)狀,業(yè)界的科學(xué)家和工程師們不斷努力,在工藝技術(shù)上不斷改進(jìn),逐漸提高電感電路的Q值,為射頻系統(tǒng)全集成化提供有力保證。

隨著按比例縮小技術(shù)的發(fā)展,MOS晶體管的頻率特性和噪聲特性都進(jìn)一步得到改善,因此CMOS射頻集成電路仍是未來的發(fā)展方向。

1.2.3發(fā)展趨勢(shì)

RFIC發(fā)展趨勢(shì)之一是頻率高、帶寬高。高的頻率和帶寬是決定信號(hào)高速傳輸?shù)年P(guān)鍵因素,目前高速無線傳輸?shù)拇怼瑢拵o線技術(shù)UWB,其頻率就高達(dá)10.6GHz,帶寬更是達(dá)到528MHz。還有大家熟悉的WLAN802.11n,信號(hào)傳輸速度達(dá)到600Mb/s,最高頻率也有5.8GHz,帶寬達(dá)到40MHz,這樣的帶寬比起20世紀(jì)90年代的300kHz,可以說是一個(gè)質(zhì)的飛躍。

RFIC發(fā)展趨勢(shì)之二是射頻端口數(shù)多。以手機(jī)RFIC為例,已經(jīng)經(jīng)歷了從2G到3G、4G的發(fā)展,很快將發(fā)展到5G。2G時(shí)代的Cell-phoneRFIC,由于功能比較單一,制式多以GSM為主,其RFIC的端口數(shù)就相對(duì)較少,但是這種情況在3G、4G時(shí)代就發(fā)生了改變,多制式多頻段手機(jī)的出現(xiàn),WLAN、Bluetooth、GPS、DTV(digitalTV)的集成,以及4G時(shí)代MIMO(multiple-inputmultiple-output)系統(tǒng)的使用,使Cell-phoneRFIC的射頻端口數(shù)大大增加,甚至超過12個(gè)端口。

1.3射頻集成電路設(shè)計(jì)涉及的相關(guān)學(xué)科與知識(shí)

成功的射頻系統(tǒng)的集成化設(shè)計(jì),除了涉及集成電路本身的專門知識(shí)以外,還涉及較多相關(guān)學(xué)科及知識(shí)。射頻集成電路所涉及的相關(guān)學(xué)科包括集成電路設(shè)計(jì)、器件模型、工藝與制造、微波理論、無線通信標(biāo)準(zhǔn)、EDA工具、射頻測(cè)試技術(shù)、射頻封裝技術(shù)等。

從知識(shí)層面上,射頻集成電路首先涉及無線通信系統(tǒng)方面的相關(guān)知識(shí),其次涉及電路方面的相關(guān)知識(shí),與此同時(shí)還涉及器件方面的相關(guān)知識(shí),當(dāng)然也涉及集成電路以及EDA(electronicdesignautomation)的相關(guān)知識(shí)。系統(tǒng)知識(shí)包括:信息論基礎(chǔ)、調(diào)制與解調(diào)技術(shù)、無線信道估計(jì)、信道均衡技術(shù)、編碼與解碼技術(shù)、系統(tǒng)規(guī)劃等。電路知識(shí)包括:高增益的設(shè)計(jì)方法、噪聲分析與優(yōu)化、線性度性能優(yōu)化、其他性能(包括功率、頻率、帶寬、匹配及穩(wěn)定性等)指標(biāo)的實(shí)現(xiàn)。器件知識(shí)包括:器件物理知識(shí)、IU特性、器件建模與仿真、性能參數(shù)(如擊穿電壓、電流放大倍數(shù)等)分析與設(shè)計(jì)。

另外,還需要熟練掌握Cadence的SpectreRF和Agilent的ADS等集成電路設(shè)計(jì)自動(dòng)化工具。

射頻集成電路設(shè)計(jì)應(yīng)該具備的知識(shí)面如圖1-4所示。圖1-4RFIC設(shè)計(jì)應(yīng)該具備的知識(shí)面

1.4CMOS模擬及射頻集成電路設(shè)計(jì)的方法與步驟

CMOS模擬集成電路設(shè)計(jì)與傳統(tǒng)分立元器件模擬電路設(shè)計(jì)最大的不同在于,所有的有源和無源元器件都是制作在同一片半導(dǎo)體襯底上,尺寸極其微小,無法再用PCB進(jìn)行設(shè)計(jì)驗(yàn)證。因此,設(shè)計(jì)者必須采用計(jì)算機(jī)仿真和模擬的方法來驗(yàn)證電路性能。CMOS模擬集成電路設(shè)計(jì)包括若干個(gè)階段,圖1-5給出了CMOS模擬集成電路設(shè)計(jì)流程。圖1-5CMOS模擬集成電路設(shè)計(jì)流程

基于CMOS模擬集成電路設(shè)計(jì)的流程,射頻集成電路設(shè)計(jì)流程大致如下:

(1)根據(jù)系統(tǒng)協(xié)議和物理層標(biāo)準(zhǔn)來確定無線收發(fā)信的結(jié)構(gòu)。

(2)根據(jù)系統(tǒng)的功能和技術(shù)指標(biāo)進(jìn)行模塊劃分和系統(tǒng)規(guī)劃,并分配各個(gè)模塊的性能指標(biāo)。

(3)根據(jù)代工廠(foundry)提供的器件模型,利用EDA工具進(jìn)行各個(gè)模塊的電路設(shè)計(jì)與仿真(稱為前仿真),若達(dá)不到指標(biāo)要求則返回模塊劃分與系統(tǒng)規(guī)劃,直至仿真滿足要求為止。

(4)根據(jù)代工廠提供的工藝文件,利用EDA設(shè)計(jì)工具進(jìn)行版圖設(shè)計(jì),然后進(jìn)行互連線寄生參數(shù)提取,并進(jìn)行仿真(稱為后仿真);前、后仿真應(yīng)該包括工藝角(processcorner:slow、fast、typical)以及溫度特性內(nèi)容。

(5)生成并向代工廠提交GDSⅡ文件,以進(jìn)行芯片制造(稱為流片)。流片后得到的芯片需要進(jìn)行測(cè)試。若測(cè)試結(jié)果滿足指標(biāo),則芯片設(shè)計(jì)完成,否則返回模塊劃分與系統(tǒng)規(guī)劃,重新進(jìn)行芯片的優(yōu)化設(shè)計(jì)。

1.5CMOS射頻集成電路設(shè)計(jì)的常用軟件概述

1.5.1

CadenceVirtuosoCadenceVirtuoso是一個(gè)集成電路設(shè)計(jì)平臺(tái)。

1.VirtuosoCustomDesign(Virtuoso定制設(shè)計(jì))

Virtuoso定制設(shè)計(jì)平臺(tái)是業(yè)界領(lǐng)先的設(shè)計(jì)系統(tǒng),其優(yōu)點(diǎn)為:業(yè)界唯一的設(shè)計(jì)說明驅(qū)動(dòng)的環(huán)境;使用常用的語法、模型和方程式的多模式模擬;極度加速版圖設(shè)計(jì);用于0.18μm以下工藝的先進(jìn)硅分析;全芯片混合信號(hào)集成環(huán)境。Virtuoso平臺(tái)使用CadenceCDBA數(shù)據(jù)庫和業(yè)界標(biāo)準(zhǔn)的OpenAccess數(shù)據(jù)庫。使用該平臺(tái),設(shè)計(jì)團(tuán)隊(duì)可以用1μm及以下工藝迅速、準(zhǔn)確、按時(shí)地設(shè)計(jì)出硅片。

2.AssuraDesignRuleChecker(設(shè)計(jì)規(guī)則檢查器)

Assura設(shè)計(jì)規(guī)則檢查器(DRC)是Virtuoso定制設(shè)計(jì)平臺(tái)設(shè)計(jì)驗(yàn)證工具套件的一部分。AssuraDRC是性能全面的工具,支持交互式和批處理操作模式,使用層次化的處理,即便是對(duì)最先進(jìn)的設(shè)計(jì)也能快速、高效地識(shí)別和改正設(shè)計(jì)規(guī)則錯(cuò)誤;具有獨(dú)特的模式檢查、密度檢查,金屬填充、層次化的處理,交互式和批處理驗(yàn)證。

圖1-6所示為AssuraDRC的圖形界面。圖1-6AssuraDRC圖形界面

3.AssuraLayoutVS.SchematicVerifier(版圖原理圖驗(yàn)證器)

Assura版圖原理圖(LVS)驗(yàn)證器是Virtuoso定制設(shè)計(jì)平臺(tái)設(shè)計(jì)驗(yàn)證工具套件的一部分。AssuraLVS確保在tapeout之前,物理設(shè)計(jì)的版圖互連與原理圖或網(wǎng)絡(luò)所代表的邏輯設(shè)計(jì)相匹配,進(jìn)行跨版圖層級(jí)的自動(dòng)提取的器件和線網(wǎng)與原理圖的網(wǎng)表比較。AssuraLVS以交互式和批處理方式提供快速、高效的驗(yàn)證。特點(diǎn):具有圖形用戶界面LVS調(diào)試環(huán)境;支持混合信號(hào)設(shè)計(jì);具有一體化的環(huán)境。圖1-7所示為AssuraLVS的圖形界面。圖1-7AssuraLVS圖形界面

4.AssuraParasiticExtraction(寄生參數(shù)提取)

Assura寄生參數(shù)提取(RCX)提供在全芯片版圖上的硅精確高速寄生參數(shù)提取,有如下特點(diǎn):高精確、高容量、高性能。

集成在Virtuoso平臺(tái)中,AssuraRCX能夠反標(biāo)集總式電阻和電容到原理圖中,查看單個(gè)線網(wǎng)的寄生參數(shù)值,在原理圖和版圖之間交叉探測(cè)寄生參數(shù),提取后的過濾,以及寄生參數(shù)縮減,用提取視圖直接進(jìn)行仿真,探測(cè)來自原理圖的仿真數(shù)據(jù)。

5.CadenceADE

CadenceADE(analogdesignenvironment)是Cadence公司的IC設(shè)計(jì)自動(dòng)化仿真軟件,其功能強(qiáng)大,仿真功能多樣,包括直流仿真(DCanalysis)、瞬態(tài)仿真(transientanalysis)、交流小信號(hào)仿真(ACanalysis)、零極點(diǎn)分析(PZanalysis)、噪聲分析(noiseanalysis)、周期穩(wěn)定性分析(periodicsteady-stateanalysis)和蒙特卡洛分析(MonteCarloanalysis)等。

1.5.2AgilentADS

AgilentADS是一個(gè)射頻電路分析與設(shè)計(jì)軟件。段ADS的英文全稱為Advanced