可編程邏輯器件、FPGA、CPLD實驗報告4

裝訂線CPLD/FPGA設(shè)計實驗報告裝訂線實驗名稱：時序電路設(shè)計基礎(chǔ)實驗?zāi)康模赫莆誕uartusII軟件的基本使用方法，完成基本時序電路設(shè)計學(xué)生姓名：學(xué)號：實驗內(nèi)容：實驗一3_8譯碼器（assign語句）創(chuàng)建工程工程名稱：decode3_8 頂層實體文件名：decode3_8器件： EP1C3T100C8 創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)一個3_8譯碼器功能電路。moduledecode3_8(in,out); input[2:0]in; output[7:0]out; assignout=(in==3'b000)?8'b00000001: (in==3'b001)?8'b00000010: (in==3'b010)?8'b00000100: (in==3'b011)?8'b00001000: (in==3'b100)?8'b00010000: (in==3'b101)?8'b00100000: (in==3'b110)?8'b01000000: (in==3'b111)?8'b10000000: 8'b11111111;endmodule編譯工程報告中下列數(shù)據(jù)是多少totallogicelements:8 totalpins:11仿真電路創(chuàng)建VWF文件設(shè)定“EndTime”為50us在VWF文件中添加NodeORBus編輯波形仿真畫出仿真結(jié)果實驗二3_8譯碼器（always語句）創(chuàng)建工程工程名稱：decode3_8(a) 頂層實體文件名：decode3_8(a)器件： EP1C3T100C8 創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)一個3_8譯碼器功能電路。moduledecode3_8a(in,out); input[2:0]in; outputreg[7:0]out; always@(in) begin case(in) 3'b000:out=8'b00000001; 3'b001:out=8'b00000010; 3'b010:out=8'b00000100; 3'b011:out=8'b00001000; 3'b100:out=8'b00010000; 3'b101:out=8'b00100000; 3'b110:out=8'b01000000; 3'b111:out=8'b10000000; default:out=8'b11111111; endcase endendmodule編譯工程報告中下列數(shù)據(jù)是多少totallogicelements：8 totalpins：11仿真電路創(chuàng)建VWF文件設(shè)定“EndTime”為20us在VWF文件中添加NodeORBus編輯波形仿真畫出仿真結(jié)果實驗三模10BCD碼計數(shù)器創(chuàng)建工程工程名稱：count99_bcd頂層實體文件名：count99_bcd器件： EP1C3T100C8 創(chuàng)建文件創(chuàng)建VerilogHDL文件，實現(xiàn)一個模10BCD碼功能電路。modulecount99_bcd(clk,out,out1,out2,reset);inputclk,reset;outputreg[3:0]out1,out2;output[7:0]out;assignout={out2,out1};always@(posedgeclk)beginif(reset||(out2>9))beginout1<=0;out2<=0;endelseif(out1==9)beginout1<=0;out2<=out2+1;endelseout1<=out1+1;endendmodule編譯工程報告中下列