EDA技術(shù)智慧樹知到課后章節(jié)答案2023年下泰山學(xué)院

EDA技術(shù)智慧樹知到課后章節(jié)答案2023年下泰山學(xué)院泰山學(xué)院

緒論單元測(cè)試

電子設(shè)計(jì)自動(dòng)化的英文縮寫是EDA。

A:對(duì)B:錯(cuò)

答案:對(duì)

EDA課程學(xué)習(xí)要求的五個(gè)一是指

A:一套實(shí)驗(yàn)系統(tǒng)B:一種器件——FPGA/CPLDC:一種技術(shù)——EDAD:一套軟件——QuartusII

E:一個(gè)設(shè)計(jì)目標(biāo)——數(shù)字系統(tǒng)F:一種語言——HDL

答案:一種器件——FPGA/CPLD;一種技術(shù)——EDA;一套軟件——QuartusII

;一個(gè)設(shè)計(jì)目標(biāo)——數(shù)字系統(tǒng);一種語言——HDL

學(xué)好EDA技術(shù)課程的標(biāo)志是最后可以利用EDA方法設(shè)計(jì)出一個(gè)復(fù)雜的數(shù)字電子系統(tǒng)。

A:對(duì)B:錯(cuò)

答案:對(duì)

小組合作學(xué)習(xí)的目的包括

A:互幫互學(xué)B:獨(dú)立工作展現(xiàn)個(gè)人魅力C:分工協(xié)作以完成復(fù)雜任務(wù)D:相互激勵(lì)克服困難E:通過交流鍛煉表達(dá)能力

答案:互幫互學(xué);分工協(xié)作以完成復(fù)雜任務(wù);相互激勵(lì)克服困難;通過交流鍛煉表達(dá)能力

混合式學(xué)習(xí)的內(nèi)涵包括

A:理論學(xué)習(xí)與實(shí)踐學(xué)習(xí)的混合B:獨(dú)立學(xué)習(xí)與合作學(xué)習(xí)的混合C:線上線下學(xué)習(xí)的混合D:老師講授與學(xué)生自學(xué)的混合

答案:理論學(xué)習(xí)與實(shí)踐學(xué)習(xí)的混合;獨(dú)立學(xué)習(xí)與合作學(xué)習(xí)的混合;線上線下學(xué)習(xí)的混合;老師講授與學(xué)生自學(xué)的混合

第一章測(cè)試

基于硬件描述語言的數(shù)字系統(tǒng)設(shè)計(jì)目前不太常用的設(shè)計(jì)方法是（

）設(shè)計(jì)法。

A:自底向上B:層次化C:自頂向下D:頂層設(shè)計(jì)

答案:自底向上

綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。下面關(guān)于綜合的描述錯(cuò)誤的是

A:綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是不唯一的。B:綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；C:為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。

答案:綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)。

所列哪個(gè)流程是基于EDA軟件的正確的FPGA/CPLD設(shè)計(jì)流程

A:原理圖/HDL文本輸入→功能仿真→綜合→編程下載→→適配硬件測(cè)試B:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試C:原理圖/HDL文本輸入→功能仿真→適配→編程下載→綜合→硬件測(cè)試D:原理圖/HDL文本輸入→適配→綜合→功能仿真→編程下載→硬件測(cè)試

答案:原理圖/HDL文本輸入→功能仿真→綜合→適配→編程下載→硬件測(cè)試

IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，以版圖文件方式提供的IP被稱為（

）。

A:硬IPB:軟IPC:固IPD:其余選項(xiàng)都不是

答案:硬IP

EDA技術(shù)的發(fā)展包括哪幾個(gè)階段？

A:SOPCB:CAEC:CADD:EDAE:ESDA

答案:CAE;CAD;EDA;ESDA

第二章測(cè)試

FPGA中的嵌入式存儲(chǔ)器塊如M9K容量是可編程的，可以實(shí)現(xiàn)的容量包含下面哪些？

A:1K*8bitB:4K*2bitC:8K*1bitD:0.5K*16bitE:2K*4bit

答案:1K*8bit;4K*2bit;8K*1bit;0.5K*16bit;2K*4bit

所列選項(xiàng)屬于簡(jiǎn)單PLD器件的是

A:GALB:PLAC:PROMD:PALE:CPLD

答案:GAL;PLA;PROM;PAL

CPLD的可編程原理是基于什么結(jié)構(gòu)？

A:查找表B:可編程與或陣列

答案:查找表

CPLD器件中包含三種基本可編程結(jié)構(gòu)：

A:可編程邏輯宏單元LMC）B:可編程內(nèi)部互聯(lián)PIAC:邏輯單元LE

D:可編程I/O單元IOB

答案:可編程邏輯宏單元LMC）;可編程內(nèi)部互聯(lián)PIA;可編程I/O單元IOB

第三章測(cè)試

JTAG標(biāo)準(zhǔn)接口是用來實(shí)現(xiàn)邊界掃描測(cè)試的國際標(biāo)準(zhǔn)接口，實(shí)現(xiàn)測(cè)試只需要5個(gè)引腳：TDI、TDO、TCLK、TMS、TRST.

A:錯(cuò)B:對(duì)

答案:對(duì)

在實(shí)驗(yàn)箱操作時(shí)，以下描述哪些是正確的？

A:實(shí)驗(yàn)箱主芯片的240個(gè)管腳都可以供用戶使用B:在編程下載操作前必須先鎖定引腳

C:主芯片外接時(shí)鐘信號(hào)的輸入引腳最好選擇33腳即全局時(shí)鐘引腳D:實(shí)驗(yàn)箱操作時(shí)盡量不要帶電拔插，以免造成器件損壞E:鎖定引腳后要再執(zhí)行一遍編譯操作才能把引腳鎖定信息輸入目標(biāo)文件

答案:在編程下載操作前必須先鎖定引腳

;主芯片外接時(shí)鐘信號(hào)的輸入引腳最好選擇33腳即全局時(shí)鐘引腳;實(shí)驗(yàn)箱操作時(shí)盡量不要帶電拔插，以免造成器件損壞;鎖定引腳后要再執(zhí)行一遍編譯操作才能把引腳鎖定信息輸入目標(biāo)文件

設(shè)計(jì)仿真文件常用的工具有

A:Zoom工具用來調(diào)整波形編輯器展示界面的大小B:最常用的信號(hào)波形工具：時(shí)鐘信號(hào)和計(jì)數(shù)器信號(hào)，以及高低電平”0“、“1”

C:設(shè)定仿真時(shí)間EndTimeD:Node

Fider工具用來選擇工程需要展示的輸入輸出節(jié)點(diǎn)

答案:Zoom工具用來調(diào)整波形編輯器展示界面的大小;最常用的信號(hào)波形工具：時(shí)鐘信號(hào)和計(jì)數(shù)器信號(hào)，以及高低電平”0“、“1”

;設(shè)定仿真時(shí)間EndTime;Node

Fider工具用來選擇工程需要展示的輸入輸出節(jié)點(diǎn)

VHDL源程序的文件名應(yīng)與

（

）

相同，否則無法通過編譯。

A:設(shè)計(jì)者任意命名B:進(jìn)程名C:程序包名D:結(jié)構(gòu)體名E:實(shí)體名

答案:實(shí)體名

EDA技術(shù)中編程的概念與給出選項(xiàng)中哪個(gè)對(duì)應(yīng)？

A:將EDA設(shè)計(jì)的結(jié)果（一般是網(wǎng)表文件）通過編程電纜和編程軟件的控制送入PLD器件實(shí)現(xiàn)設(shè)計(jì)功能的過程B:編寫VHDL程序的過程C:與普通軟件工程中編程的概念一致D:編程就是下載

答案:將EDA設(shè)計(jì)的結(jié)果（一般是網(wǎng)表文件）通過編程電纜和編程軟件的控制送入PLD器件實(shí)現(xiàn)設(shè)計(jì)功能的過程

第四章測(cè)試

完整的VHDL設(shè)計(jì)實(shí)體的基本結(jié)構(gòu)包括庫、（

）、（

）、（

）四個(gè)部分

A:實(shí)體B:結(jié)構(gòu)體C:程序包D:進(jìn)程

答案:實(shí)體;結(jié)構(gòu)體;程序包

位類型（BIT）的取值只有兩種：（

）和（

）。

A:‘0’B:‘1’C:‘-’D:‘Z’

答案:‘0’;‘1’

標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGIC常用的數(shù)值有（

）、（

）、（

）等。

A:‘0’B:‘1’C:‘Z’D:‘-’

答案:‘0’;‘1’;‘Z’;‘-’

元件例化語句有（

）條語句構(gòu)成。該語句用于VHDL層次化設(shè)計(jì)。

A:1B:2C:3D:4

答案:2

IF語句和CASE語句是用于描述組合電路最常用的語句。它們用于組合電路的共同特征是都用來描述：

A:既可以是完全條件也可以是不完全條件B:完全條件C:不完全條件

答案:完全條件

第五章測(cè)試

完整的條件語句將產(chǎn)生組合電路，不完整的條件語句將產(chǎn)生時(shí)序電路。

A:錯(cuò)B:對(duì)

答案:對(duì)

VHDL的PROCESS是由順序語句組成的，但其本身卻是并行語句。

A:對(duì)B:錯(cuò)

答案:對(duì)

在所列對(duì)時(shí)鐘上升沿檢測(cè)的VHDL描述中，錯(cuò)誤的是

A:iffalling_edge(clk)

then

B:ifclk’notstableand

clk=‘1’then

C:ifclk’eventandclk=‘1’then

D:

ifclk’eventandclk’lastvalue=‘1’then

答案:iffalling_edge(clk)

then

進(jìn)程中的變量賦值語句，其變量更新是

A:在進(jìn)程結(jié)束時(shí)完成

B:其余選項(xiàng)都不對(duì)C:順序完成D:立即完成

答案:立即完成

在VHDL語言中，所列對(duì)進(jìn)程（PROCESS）語句的語句結(jié)構(gòu)及語法規(guī)則的描述中，不正確的是

A:PROCESS為一無限循環(huán)語句B:當(dāng)前進(jìn)程中聲明的變量不可用于其他進(jìn)程C:進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成D:敏感信號(hào)發(fā)生更新時(shí)啟動(dòng)進(jìn)程，執(zhí)行完成后，等待下一次進(jìn)程啟動(dòng)

答案:進(jìn)程由說明語句部分、并行語句部分和敏感信號(hào)參數(shù)表三部分組成

第六章測(cè)試

Process是順序語句（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

IF語句是順序語句（）

A:對(duì)B:錯(cuò)

答案:對(duì)

IF語句只能用描述順序語句（）

A:錯(cuò)B:對(duì)

答案:錯(cuò)

以下關(guān)于Process語句的描述對(duì)的是（）

A:Process是并行語句

B:兩個(gè)進(jìn)程語句之間通過信號(hào)進(jìn)行信息傳遞

C:Process語句的執(zhí)行時(shí)間是一個(gè)δ周期

D:進(jìn)程中的語句都是順序語句

答案:Process是并行語句

;兩個(gè)進(jìn)程語句之間通過信號(hào)進(jìn)行信息傳遞

;Process語句的執(zhí)行時(shí)間是一個(gè)δ周期

;進(jìn)程中的語句都是順序語句

關(guān)于CASE語句的說法對(duì)的是（）

A:CASE語句只能用于描述組合電路

B:CASE語句只能用來描述時(shí)序電路

答案:CASE語句只能用于描述組合電路

第七章測(cè)試

多進(jìn)程狀態(tài)機(jī)功能表述清晰，可讀性好，但是因?yàn)橛薪M合進(jìn)程，容易產(chǎn)生毛刺，影響可靠性。單進(jìn)程狀態(tài)機(jī)可靠性較好，但是可讀性差。一般可以先設(shè)計(jì)成多進(jìn)程FSM，再改寫成單進(jìn)程FSM。

A:錯(cuò)B:對(duì)

答案:對(duì)

常用的狀態(tài)機(jī)編碼方式包括

A:格雷碼B:直接輸出型編碼C:一位熱碼D:順序編碼

答案:直接輸出型編碼;一位熱碼;順序編碼

在ADC0809采樣控制狀態(tài)機(jī)設(shè)計(jì)中，有狀態(tài)機(jī)提供的控制輸出信號(hào)包括

A:輸出允許信號(hào)OEB:地址鎖存允許信號(hào)ALEC:轉(zhuǎn)換結(jié)束信號(hào)EOCD:輸出鎖存允許信號(hào)LOCKE:啟動(dòng)轉(zhuǎn)換信號(hào)START

答案:輸出允許信號(hào)OE;地址鎖存允許信號(hào)ALE;輸出鎖存允許信號(hào)LOCK;啟動(dòng)轉(zhuǎn)換信號(hào)START

有限狀態(tài)機(jī)描述方式特別適用于具有順序執(zhí)行特征的數(shù)字系統(tǒng)控制器的設(shè)計(jì)。與單片機(jī)控制相比，其工作頻率可以更高。

A:對(duì)B:錯(cuò)

答案:對(duì)

我們所說的單進(jìn)程、雙進(jìn)程、三進(jìn)程狀態(tài)機(jī)中的“進(jìn)程”都是只主控進(jìn)程，不包含輔助進(jìn)程。

A:對(duì)B:錯(cuò)

答案:對(duì)

第八章測(cè)試

信號(hào)signal是對(duì)電路中連線的建模。信號(hào)傳輸是有延時(shí)的，所以在VHDL程序中，信號(hào)賦值的實(shí)現(xiàn)需要經(jīng)過一個(gè)小的延遲，稱為δ周期。

A:對(duì)B:錯(cuò)

答案:對(duì)

關(guān)于VHDL描述風(fēng)格的說法正確的有

A:結(jié)構(gòu)化描述最典型的語句就是元件例化，是實(shí)現(xiàn)層次化設(shè)計(jì)頂層模塊化描述的利器B:功能描述也稱行為描述，最能體現(xiàn)HDL語言的強(qiáng)大建模能力，應(yīng)用最廣泛C:三種描述風(fēng)格分別適用于不同應(yīng)用場(chǎng)合D:數(shù)據(jù)流描述適用于比較簡(jiǎn)單的電路模塊設(shè)計(jì)

答案:結(jié)構(gòu)化描述最典型的語句就是元件例化，是實(shí)現(xiàn)層次化設(shè)計(jì)頂層模塊化描述的利器;功能描述也稱行為描述，最能體現(xiàn)HDL語言的強(qiáng)大建模能力，應(yīng)用最廣泛;三種描述風(fēng)格分別適用于不同應(yīng)用場(chǎng)合;數(shù)據(jù)流描述適用于比較簡(jiǎn)單的電路模塊設(shè)計(jì)

仿真延時(shí)是對(duì)實(shí)際電路延時(shí)特征的建模，分為慣性延時(shí)和傳輸延時(shí)兩種。

A:對(duì)B:錯(cuò)

答案:對(duì)

關(guān)于子程序的下列描述正確的有

A:調(diào)用子程序都可以作為VHDL程序中的完整語句出現(xiàn)B:子程序可重構(gòu)C:調(diào)用函數(shù)會(huì)返回一個(gè)函數(shù)值D:子程序都可以調(diào)用E:定義子程序既可以在程序包中，也可以在進(jìn)程或結(jié)構(gòu)體中

答案:子程序可重構(gòu);調(diào)用函數(shù)會(huì)返回一個(gè)函數(shù)值;定義子程序既可以在程序包中，也可以在進(jìn)程或結(jié)構(gòu)體中

順序語句按照書寫順序執(zhí)行，并行語句同時(shí)執(zhí)行，與書寫順序無關(guān)。

A:錯(cuò)B:對(duì)

答案:對(duì)

所列語句屬于并行語句的有

A:IF語句B:進(jìn)程語句C:WHEN...ELSE語句D:CASE語句E:WITH...SELECT語句

答案:進(jìn)程語句;WHEN...ELSE語句;WITH...SELECT語句

所列選項(xiàng)屬于順序語句的是

A:CASE語句B:進(jìn)程語句C:WHEN...ELSE語句D:IF語句E:賦值語句

答案:CASE語句;IF語句

第九章測(cè)試

關(guān)于速度優(yōu)化的描述正確的有

A:寄存器配平和關(guān)鍵路徑法也是常用的速度優(yōu)化策略B:最常用的速度優(yōu)化策略就是使用流水線C:速度優(yōu)化就是滿足更好的系統(tǒng)工作頻率。D:使用流水線級(jí)數(shù)越多越好

答案:寄存器配平和關(guān)鍵路徑法也是常用的速度優(yōu)化策略;最常用的速度優(yōu)化策略就是使用流水線;速度優(yōu)化就是滿足更好的系統(tǒng)工作頻率。

關(guān)于面積優(yōu)化的描述正確的有

A:面積優(yōu)化就是資源優(yōu)化B:面積優(yōu)化可以降低功耗C:最常用的面積優(yōu)化方法是資源共享法D:任何功能塊都可以實(shí)現(xiàn)面積優(yōu)化

答案:面積優(yōu)化就是資源優(yōu)化;面積優(yōu)化可以降低功耗;最常用的面積優(yōu)化方法是資源共享法

關(guān)于簡(jiǎn)易正弦信號(hào)發(fā)生器設(shè)計(jì)，以下描述正確的有

A:在FPGA中實(shí)現(xiàn)的ROM并非真正的ROMB:在FPGA中實(shí)現(xiàn)的ROM是一個(gè)真正的ROMC:地址發(fā)生器就是一個(gè)計(jì)數(shù)器，用