版圖工藝課程設(shè)計報告

沈陽理工大學(xué)課程設(shè)計PAGEPAGE16成績評定表學(xué)生姓名陳芝俠班級學(xué)號1003040109專業(yè)電子科學(xué)與技術(shù)課程設(shè)計題目Y=電路和版圖設(shè)計評語組長簽字：成績?nèi)掌谀暝氯照n程設(shè)計任務(wù)書學(xué)院信息科學(xué)與工程學(xué)院專業(yè)電子科學(xué)與技術(shù)學(xué)生姓名陳芝俠班級學(xué)號1003040109課程設(shè)計題目Y=電路和版圖設(shè)計實踐教學(xué)要求與任務(wù):1.用tanner軟件中的S-Edit編輯Y=電路原理圖。2.用tanner軟件中的TSpice對電路Y=進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制Y=版圖，并進(jìn)行DRC驗證。4.用tanner軟件中的TSpice對版圖電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對電路網(wǎng)表進(jìn)行LVS檢驗觀察原理圖與版圖的匹配程度。工作計劃與進(jìn)度安排:第一周周一：教師布置課設(shè)任務(wù)，學(xué)生收集資料，做方案設(shè)計。周二：熟悉軟件操作方法。周三~四：畫電路圖周五：電路仿真。第二周周一~二：畫版圖。周三：版圖仿真。周四：驗證。周五：寫報告書，驗收。指導(dǎo)教師：年月日專業(yè)負(fù)責(zé)人：年月日學(xué)院教學(xué)副院長：年月日目錄TOC\o"1-3"\h\u32270目錄 III248871.緒論 1228611.1設(shè)計背景 1302791.2設(shè)計目標(biāo) 145692.Y=電路和版圖設(shè)計 284692.1Y=電路結(jié)構(gòu) 3248922.2Y=電路仿真 4235852.3Y=的電路版圖繪制 5272822.4Y=的版圖電路仿真 6282392.5LVS檢查匹配 74252總結(jié) 912571參考文獻(xiàn) 1018844附錄一：原理圖網(wǎng)表 118594附錄二：版圖網(wǎng)表 12PAGE16PAGE161.緒論1.1設(shè)計背景Tanner集成電路設(shè)計軟件是由TannerResearch公司開發(fā)的基于Windows平臺的用于集成電路設(shè)計的工具軟件。該軟件功能十分強大，易學(xué)易用，包括S-Edit，T-Spice，W-Edit，L-Edit與LVS，從電路設(shè)計、分析模擬到電路布局一應(yīng)俱全。其中的L-Edit版圖編輯器在國內(nèi)應(yīng)用廣泛，具有很高知名度。L-EditPro是TannerEDA軟件公司所出品的一個IC設(shè)計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強大而且完善的功能包括從IC設(shè)計到輸出，以及最后的加工服務(wù)，完全可以媲美百萬美元級的IC設(shè)計軟件。L-EditPro包含IC設(shè)計編輯器(LayoutEditor)、自動布線系統(tǒng)(StandardCellPlace&Route)、線上設(shè)計規(guī)則檢查器（DRC）、組件特性提取器（DeviceExtractor）、設(shè)計布局與電路netlist的比較器(LVS)、CMOSLibrary、MarcoLibrary，這些模塊組成了一個完整的IC設(shè)計與驗證解決方案。L-EditPro豐富完善的功能為每個IC設(shè)計者和生產(chǎn)商提供了快速、易用、精確的設(shè)計系統(tǒng)。TannerToolsPro提供完整的集成電路設(shè)計環(huán)境，可在PC機上運行，能夠幫助學(xué)生進(jìn)入VLSI設(shè)計領(lǐng)域。它從電路圖設(shè)計、電路分析與仿真到電路布局環(huán)境一應(yīng)俱全。學(xué)生通過仿真實驗?zāi)軌蜻M(jìn)一步深化對集成電路原理、半導(dǎo)體工藝等方面知識的理解和掌握，將電子科學(xué)與技術(shù)專業(yè)的基礎(chǔ)知識融會貫通。1.2設(shè)計目標(biāo)1.用tanner軟件中的原理圖編輯器S-Edit編輯Y=電路原理圖。2.用tanner軟件中的TSpice對Y=電路進(jìn)行仿真并觀察波形。3.用tanner軟件中的L-Edit繪制Y=版圖，并進(jìn)行DRC驗證。4.用tanner軟件中的TSpice對Y=電路進(jìn)行仿真并觀察波形。5.用tanner軟件中的layout-Edit對Y=進(jìn)行LVS檢驗觀察原理圖與版圖的匹配程度。2.Y=電路和版圖設(shè)計2.1Y=電路結(jié)構(gòu)Y=以說是最常用的基本功能電路之一了，廣泛應(yīng)用于數(shù)字邏輯三輸入或非門電路設(shè)計中。在本次課程設(shè)計中，使用tanner軟件中的原理圖編輯器S-Edit編輯電路原理圖。詳細(xì)描述各MOS管中柵、源、漏及襯底的詳細(xì)連接方式。其布爾表達(dá)式為Y=,其中原理圖如圖2.1。圖2.1Y=的原理圖2.22.2Y=電路仿真2.2.1使用TSpice對原理圖進(jìn)行仿真。首先，生成電路網(wǎng)表，如圖2.2。圖2.2生成原理圖電路網(wǎng)表給輸入端加入CP激勵信號，信號D端加入信號。仿真中高電平為Vdd=5V，低電平為Gnd，并添加輸入輸出延遲時間。進(jìn)行仿真，輸出波形。波形圖如下圖2.3。圖2.3Y=的輸入輸出波形圖2.3Y=的版圖繪制用L-Edit版圖繪制軟件對Y=電路進(jìn)行版圖繪制，版圖結(jié)果如圖2.4。圖2.4Y=電路版圖 進(jìn)行DRC檢測，檢測是否滿足設(shè)計規(guī)則。如圖2.5。圖2.5DRC驗證結(jié)果2.4Y=的版圖電路仿真同原理圖仿真相同，首先生成電路網(wǎng)表。如圖2.6。圖2.6生成版圖電路網(wǎng)表添加激勵、電源和地，同時觀察輸入輸出波形，波形如圖2.7。圖2.7Y=輸出波形圖Y=電路的版圖仿真波形與原理圖的仿真波形，基本一致，并且符合輸入輸出的邏輯關(guān)系，電路的邏輯設(shè)計正確無誤。2.5LVS檢查匹配對Y=進(jìn)行LVS檢查驗證，首先添加輸入輸出文件，選擇要查看的輸出，觀察輸出結(jié)果檢查Y=電路原理圖與版圖的匹配程度。首先導(dǎo)入網(wǎng)表，如下圖圖2.5.1。圖2.5.1導(dǎo)入網(wǎng)表輸出結(jié)果如圖2.5.2。圖2.5.2電路LVS檢查匹配圖總結(jié)通過這段時間的課程設(shè)計學(xué)習(xí)，綜合運用所學(xué)的知識完成了設(shè)計任務(wù)。使我更深的的了解版圖工藝的藝術(shù)，并深入掌握仿真方法和工具Tanner、同時為以后從事本專業(yè)工作打下堅實的基礎(chǔ)。進(jìn)一步熟悉設(shè)計中使用的主流工具，版圖設(shè)計屬于集成電路的后端設(shè)計，通過繪制電路版圖，發(fā)現(xiàn)了理論與現(xiàn)實有著很大的差別，特別是繪制版圖，需要很大的耐心和毅力，剛開始對Tanner軟件很陌生，感覺畫圖好復(fù)雜呀，失敗了一次又一次，最后通過耐心的學(xué)習(xí)和嘗試，終于對Tanner軟件和版圖繪制的掌握，畫出了漂亮的版圖讓人感覺好有成就感啊，讓我深深體會到集成電路版圖工藝的魅力，通過對典型IC集成電路的原理圖和版圖的繪制及仿真，對模擬電路的工作原理有了進(jìn)一步的了解。再借助tanner軟件模擬電路的原理圖繪制及其版圖生成，熟悉了tanner在此方面的應(yīng)用，以增強計算機輔助電路模擬與設(shè)計的信心。由于對于理論知識學(xué)習(xí)不夠扎實，我深感“書到用時方恨少”，于是想起圣人之言“溫故而知新”，便重拾教材與實驗手冊，對知識系統(tǒng)而全面進(jìn)行了梳理，遇到難處先是苦思冥想再向同學(xué)請教，終于熟練掌握了基本理論知識，而且領(lǐng)悟諸多平時學(xué)習(xí)難以理解掌握的較難知識，學(xué)會了如何思考的思維方式，找到了設(shè)計的方向。正所謂“實踐是檢驗真理的唯一標(biāo)準(zhǔn)”，只有自己動手做過了，才能更貼切更深刻的掌握所學(xué)的知識，使自己進(jìn)一步的提高。盡管課程設(shè)計是在期末才開始，我們的教材學(xué)習(xí)完畢，掌握許多知識，但是還有很多地方理解領(lǐng)悟不到位，所以查閱資料使必不可少的，這就養(yǎng)成了我們自己學(xué)習(xí)的方式。而且又要進(jìn)行軟件的仿真。軟件的仿真進(jìn)行的比較順利，硬件的連接出了一些問題。但最后解決了?？偟膩碚f，課程設(shè)計是一門很嚴(yán)謹(jǐn)?shù)牡恼n程，給了我很多專業(yè)知識，同時在一定程度上提高了我的專業(yè)技能，還教給我許多的道理。通過課程設(shè)計，我不僅學(xué)到了知識，而且從中學(xué)到了解決問題的方法，這也是一個鍛煉自己的機會。參考文獻(xiàn)[1]AlanHastings著.模擬電路版圖的藝術(shù).第三版.電子工業(yè)出版社,2013.6.[2]曾慶貴等著.集成電路版圖設(shè)計.第二版.機械工業(yè)出版社,2008.10.附錄一：原理圖網(wǎng)表*SPICEnetlistwrittenbyS-EditWin327.03*WrittenonJul5,2013at10:59:29*Waveformprobingbe.optionsprobefilename="czx.dat"+probesdbfile="C:\Users\lenovo\Desktop\czx\czx.sdb"+probetopmodule="Module0".includeD:\tanner\TSpice70\models\ml2_125.md.param1=0.5uvvddVddGnd5vaAGndPULSE(0550n5n5n50n100n)vaBGndPULSE(0550n5n5n100n150n)vaCGndPULSE(0550n5n5n60n120n).tran/op1n400nmethod=bdf.printtranv(A)v(B)v(C)v(Y)*Maincircuit:Module0M1YN10GndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM2N10BGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM3YAGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM4YCGndGndNMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM5N10BVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM6N1AVddVddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM7N2N10N1VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24uM8YCN2VddPMOSL=2uW=22uAD=66pPD=24uAS=66pPS=24u*Endofmaincircuit:Module0附錄二：版圖網(wǎng)表*CircuitExtractedbyTannerResearch'sL-EditVersion9.00/ExtractVersion9.00;*TDBFile:C:\Users\lenovo\Desktop\czx\Layout1.tdb*Cell:Cell0 Version1.17*ExtractDefinitionFile:D:\tanner\LEdit90\Samples\SPR\example1\lights.ext*ExtractDateandTime:07/05/2013-11:13.includeD:\tanner\TSpice70\models\ml2_125.md.param1=0.5uvvddVddGND5vaAGNDPULSE(0550n5n5n50n100n)vbBGNDPULSE(0550n5n5n100n150n)vcCGNDPULSE(0550n5n5n60n120n).tran/op1n400nmethod=bdf.printtranv(A)v(B)v(C)v(Y)*Warning:LayerswithUnassignedAREACapacitance.*<PolyResistorID>*<Poly2ResistorID>*<NDiffResistorID>*<PDiffResistorID>*<PBaseResistorID> *<NWellResistorID>*<PadComment>*<Poly1-Poly2CapacitorID>*<PolyResistorID>*<Poly2ResistorID> *<NDiffResistorID>*<PDiffResistorID>*<PBaseResistorID>*<NWellResistorID>*Warning:LayerswithZeroResistance.*<PadComment>*<Poly1-Poly2CapacitorID>*<NMOSCapacitorID>*<PMOSCapacitorID>*NODENAMEALIASES*1=GND(-20,25)*2=VDD(-25,95)*4=Y(23,57)*9=B(43.5,90)M1VDDB3VDDPMOSL=2uW=5u*M1DRAINGATESOURCEBULK(43.583.545.588.5)M2738VDDPMOSL=2uW=7u*M2DRAING