EDA技術(shù)與FPGA應(yīng)用設(shè)計(jì) 第三版 課件 3.4Vivado軟件操作

講解張三3.4Vivado軟件操作Vivado為Xilinx公司2012年推出的新一代可編程邏輯器件集成開發(fā)工具，支持XilinxZynq系列產(chǎn)品。Vivado包含綜合、實(shí)現(xiàn)、仿真、調(diào)試等工具，同時還支持高層次綜合（HLS）功能，使FPGA設(shè)計(jì)更加高效。Vivado軟件已由最初的2012版更新到2022版。本教程將基于Vivado2017.4版本，以設(shè)計(jì)一個4位二進(jìn)制加法計(jì)數(shù)器為例，介紹該軟件的基本開發(fā)使用流程。3.4.1Vivado簡介在Vivado啟動界面的菜單欄中選擇“File”→“NewProject”命令，或點(diǎn)擊“QuickStart”欄下的“CreateProject”新建工程，在新建工程設(shè)置界面，輸入工程名“cnt_4”，工程名通常為設(shè)計(jì)程序的實(shí)體名，工程存放路徑選擇為E:/FPGA/vivado_test，如圖所示。3.4.2

新建工程單擊“Next”按鈕，彈出新建工程類型選擇界面，默認(rèn)選擇RTLProject；單擊“Next”按鈕，出現(xiàn)編程語言選擇界面，本例將Targetlanguage設(shè)置為VHDL，Simulatorlanguage也設(shè)置為VHDL，如圖所示。3.4.2

新建工程點(diǎn)擊“Next”按鈕，出現(xiàn)約束文件添加界面，本例暫不添加約束文件，繼續(xù)點(diǎn)擊“Next”按鈕，出現(xiàn)目標(biāo)芯片選擇界面，本例選擇Zynq-7000系列下的型號為xc7z020clg400-2的FPGA芯片，如圖所示。3.4.2

新建工程點(diǎn)擊“Next”按鈕，出現(xiàn)新建工程概要界面，顯示新建工程名、目標(biāo)芯片等信息，點(diǎn)擊“Finish”按鈕，完成工程創(chuàng)建，新建工程界面如圖所示。3.4.2

新建工程在工程管理區(qū)點(diǎn)擊PROJECTMANAGER欄下的AddSources圖標(biāo)，彈出新建文件類型選擇界面，選擇默認(rèn)的“Addorcreatedesignsources”選項(xiàng)；點(diǎn)擊“Next”按鈕，在彈出界面中選擇“CreateFile”按鈕；在文件名設(shè)置窗口輸入文件名cnt_4，如圖所示。3.4.3

新建VHDL源文件點(diǎn)擊“OK”按鈕，顯示源文件添加完成界面，如圖所示。3.4.3

新建VHDL源文件點(diǎn)擊“Finish”按鈕，顯示端口定義對話框，如圖所示。可以在該對話框中定義端口信號名及端口類型，也可不用定義端口信息，在后面程序設(shè)計(jì)時輸入端口信號名及類型，本例不在該對話框中定義端口，直接單擊“OK”按鈕，在彈出的對話框中選擇“Yes”。3.4.3

新建VHDL源文件在文件管理區(qū)顯示出新建的源文件“cnt_4.vhd”，如圖所示，雙擊該文件，在界面右邊編輯區(qū)顯示新建源文件模板，定義了庫、程序包、實(shí)體名、結(jié)構(gòu)體名。3.4.3

新建VHDL源文件在模板中輸入程序代碼，輸入完成后的代碼如圖所示。程序編輯完成后，點(diǎn)擊保存按鈕進(jìn)行保存。3.4.3

新建VHDL源文件在界面左邊工程管理區(qū)“SYNTHESIS”下點(diǎn)擊“RunSynthesis”綜合工具對輸入的源文件進(jìn)行綜合，若輸入程序沒有語法錯誤，則綜合通過，彈出綜合完成對話框，如圖所示。若輸入程序有語法錯誤，則綜合不通過，需根據(jù)錯誤提示信息對程序進(jìn)行修改，修改后再次綜合，直至程序綜合完成，確保程序無語法錯誤。在綜合完成對話框中，點(diǎn)擊Cancel按鈕，暫不執(zhí)行Implementation實(shí)現(xiàn)操作。3.4.3

新建VHDL源文件程序綜合正確表明無語法錯誤，程序邏輯功能是否正確不能確定，需要通過波形仿真來測試。下面對上述程序描述的4位二進(jìn)制加法計(jì)數(shù)器進(jìn)行波形仿真，驗(yàn)證其邏輯功能是否正確。本例將使用VHDL硬件描述語言編寫波形測試激勵文件，設(shè)置輸入信號的波形。3.4.4

波形仿真在工程管理區(qū)點(diǎn)擊PROJECTMANAGER欄下的AddSources圖標(biāo)，彈出新建文件類型選擇界面，選擇“Addorcreatesimulationsources”選項(xiàng)；點(diǎn)擊“Next”按鈕，在彈出界面中選擇“CreateFile”；在文件名設(shè)置窗口輸入文件名cnt_4_tb，如圖所示。3.4.4

波形仿真——創(chuàng)建波形文件點(diǎn)擊“OK”按鈕，在顯示的源文件添加界面點(diǎn)擊“Finish”按鈕；端口定義對話框可定義端口信號名及端口類型，也可暫不定義端口信息，在后面程序設(shè)計(jì)時輸入端口信號名及類型，本例不在該對話框中定義端口，直接單擊“OK”按鈕，在彈出的對話框中選擇“Yes”，則完成波形激勵文件的創(chuàng)建，如圖所示。3.4.4

波形仿真——創(chuàng)建波形文件點(diǎn)擊“OK”按鈕，在顯示的源文件添加界面點(diǎn)擊“Finish”按鈕；端口定義對話框可定義端口信號名及端口類型，也可暫不定義端口信息，在后面程序設(shè)計(jì)時輸入端口信號名及類型，本例不在該對話框中定義端口，直接單擊“OK”按鈕，在彈出的對話框中選擇“Yes”，則完成波形激勵文件的創(chuàng)建，如圖所示。3.4.4

波形仿真——編輯波形文件在文件管理區(qū)“SimulationSources”的“sim_1”下顯示新建波形激勵文件cnt_4_tb.vhd，雙擊該文件，在界面右邊編輯區(qū)顯示新建文件模板，在模板中輸入程序代碼，輸入完成后的波形激勵文件代碼如圖所示。程序編輯完成后，點(diǎn)擊保存按鈕進(jìn)行保存。3.4.4

波形仿真——創(chuàng)建波形文件在工程管理區(qū)右鍵點(diǎn)擊“SIMULATION”，在顯示列表中選擇SimulationSettings選項(xiàng)；在仿真參數(shù)設(shè)置界面，點(diǎn)擊“Simulation”圖標(biāo)，在xsim.simulate.runtime欄設(shè)置仿真時間，本例仿真時間設(shè)置為1000ns，如圖所示，設(shè)置完成后點(diǎn)擊OK按鈕。3.4.4

波形仿真——波形仿真參數(shù)設(shè)置在工程管理區(qū)點(diǎn)擊“SIMULATION”下的“RunSimulation”圖標(biāo)，在顯示列表中選擇RunBehavioralSimulation選項(xiàng)，波形仿真結(jié)果如圖所示。3.4.4

波形仿真由仿真波形圖可以看出，在復(fù)位信號有效時間內(nèi)，計(jì)數(shù)器cnt值為0，復(fù)位無效后，在每個時鐘信號的上升沿觸發(fā)下，計(jì)數(shù)器cnt加1，實(shí)現(xiàn)了程序設(shè)計(jì)的四位二進(jìn)制加法計(jì)數(shù)器功能。在工程管理區(qū)點(diǎn)擊“RTLANALYSIS”下的“OpenElaboratedDesign”圖標(biāo)，在彈出的窗口中點(diǎn)擊“OK”按鈕，顯示RTL綜合原理圖，如圖所示。3.4.5

管腳定義在菜單欄選擇“Window”→“I/OPorts”命令；在彈出的管腳定義界面設(shè)置輸入輸出信號連接的FPGA芯片管腳，如圖所示。3.4.5

管腳定義管腳定義完成后，點(diǎn)擊保存按鈕，彈出約束文件設(shè)置對話框，輸入文件名cnt_4，文件類型默認(rèn)“XDC”格式，點(diǎn)擊“OK”按鈕，則在文件管理區(qū)Constraints欄下顯示新建的約束文件cnt_4.xdc。雙擊打開cnt_4.xdc約束文件，在文本編輯區(qū)顯示文件內(nèi)容，如圖所示，根據(jù)約束文件管腳定義格式，也可通過新建約束源文件，輸入管腳約束代碼，實(shí)現(xiàn)管腳定義功能。3.4.5

管腳定義下載配置過程包括生成比特流文件，啟動編程工具將生成的比特流文件下載到FPGA內(nèi)部，或?qū)⑸傻谋忍亓魑募D(zhuǎn)換成EEPROM文件，并下載到FPGA的配置存儲芯片中。下面介紹JTAG下載模式下將比特流文件直接下載到FPGA內(nèi)部的流程。3.4.6

下載配置在工程管理區(qū)點(diǎn)擊“PROGRAMANDDEBUG”下的“GenerateBitstream”圖標(biāo)，在彈出的窗口中點(diǎn)擊“OK”按鈕，執(zhí)行結(jié)束后將在工程目錄下生成cnt_4.bit下載文件，如圖所示。3.4.6

下載配置——生成下載文件在工程管理區(qū)點(diǎn)擊“PROGRAMANDDEBUG”下的“OpenHardw