數(shù)字集成電路設(shè)計(jì)-筆記歸納資料

第三章、器件一、超深亞微米工藝條件下MOS管主要二階效應(yīng)：1、速度飽和效應(yīng)：主要出現(xiàn)在短溝道NMOS管，PMOS速度飽和效應(yīng)不顯著。主要原因是太大。在溝道電場(chǎng)強(qiáng)度不高時(shí)載流子速度正比于電場(chǎng)強(qiáng)度（），即載流子遷移率是常數(shù)。但在電場(chǎng)強(qiáng)度很高時(shí)載流子的速度將由于散射效應(yīng)而趨于飽和，不再隨電場(chǎng)強(qiáng)度的增加而線性增加。此時(shí)近似表達(dá)式為：（），（），出現(xiàn)飽和速度時(shí)的漏源電壓是一個(gè)常數(shù)。線性區(qū)的電流公式不變，但一旦達(dá)到，電流即可飽和，此時(shí)與成線性關(guān)系（不再是低壓時(shí)的平方關(guān)系）。2、Latch-up效應(yīng)：由于單阱工藝的NPNP結(jié)構(gòu)，可能會(huì)出現(xiàn)VDD到VSS的短路大電流。正反饋機(jī)制：PNP微正向?qū)?，射集電流反饋入NPN的基極，電流放大后又反饋到PNP的基極，再次放大加劇導(dǎo)通。克服的方法：1、減少阱/襯底的寄生電阻，從而減少饋入基極的電流，于是削弱了正反饋。2、保護(hù)環(huán)。3、短溝道效應(yīng)：在溝道較長(zhǎng)時(shí)，溝道耗盡區(qū)主要來(lái)自MOS場(chǎng)效應(yīng)，而當(dāng)溝道較短時(shí)，漏襯結(jié)（反偏）、源襯結(jié)的耗盡區(qū)將不可忽略，即柵下的一部分區(qū)域已被耗盡，只需要一個(gè)較小的閾值電壓就足以引起強(qiáng)反型。所以短溝時(shí)VT隨L的減小而減小。此外，提高漏源電壓可以得到類(lèi)似的效應(yīng)，短溝時(shí)VT隨VDS增加而減小，因?yàn)檫@增加了反偏漏襯結(jié)耗盡區(qū)的寬度。這一效應(yīng)被稱(chēng)為漏端感應(yīng)源端勢(shì)壘降低。4、漏端感應(yīng)源端勢(shì)壘降低（DIBL）：VDS增加會(huì)使源端勢(shì)壘下降，溝道長(zhǎng)度縮短會(huì)使源端勢(shì)壘下降。VDS很大時(shí)反偏漏襯結(jié)擊穿，漏源穿通，將不受柵壓控制。5、亞閾值效應(yīng)（弱反型導(dǎo)通）：當(dāng)電壓低于閾值電壓時(shí)MOS管已部分導(dǎo)通。不存在導(dǎo)電溝道時(shí)源（n+）體（p）漏（n+）三端實(shí)際上形成了一個(gè)寄生的雙極性晶體管。一般希望該效應(yīng)越小越好，尤其在依靠電荷在電容上存儲(chǔ)的動(dòng)態(tài)電路，因?yàn)槠涔ぷ鲿?huì)受亞閾值漏電的嚴(yán)重影響。絕緣體上硅（SOI）6、溝長(zhǎng)調(diào)制：長(zhǎng)溝器件：溝道夾斷飽和；短溝器件：載流子速度飽和。7、熱載流子效應(yīng)：由于器件發(fā)展過(guò)程中，電壓降低的幅度不及器件尺寸，導(dǎo)致電場(chǎng)強(qiáng)度提高，使得電子速度增加。漏端強(qiáng)電場(chǎng)一方面引起高能熱電子與晶格碰撞產(chǎn)生電子空穴對(duì)，從而形成襯底電流，另一方面使電子隧穿到柵氧中，形成柵電流并改變閾值電壓。影響：1、使器件參數(shù)變差，引起長(zhǎng)期的可靠性問(wèn)題，可能導(dǎo)致器件失效。2、襯底電流會(huì)引入噪聲、Latch-up、和動(dòng)態(tài)節(jié)點(diǎn)漏電。解決：LDD（輕摻雜漏）：在漏源區(qū)和溝道間加一段電阻率較高的輕摻雜n-區(qū)。缺點(diǎn)是使器件跨導(dǎo)和IDS減小。8、體效應(yīng)：襯底偏置體效應(yīng)、襯底電流感應(yīng)體效應(yīng)（襯底電流在襯底電阻上的壓降造成襯偏電壓）。二、MOSFET器件模型1、目的、意義：減少設(shè)計(jì)時(shí)間和制造成本。2、要求：精確；有物理基礎(chǔ)；可擴(kuò)展性，能預(yù)測(cè)不同尺寸器件性能；高效率性，減少迭代次數(shù)和模擬時(shí)間3、結(jié)構(gòu)電阻：溝道等效電阻、寄生電阻4、結(jié)構(gòu)電容：三、特征尺寸縮小目的：1、尺寸更??；2、速度更快；3、功耗更低；4、成本更低、方式：1、恒場(chǎng)律（全比例縮小），理想模型，尺寸和電壓按統(tǒng)一比例縮小。優(yōu)點(diǎn)：提高了集成密度未改善：功率密度。問(wèn)題：1、電流密度增加；2、VTH小使得抗干擾能力差；3、電源電壓標(biāo)準(zhǔn)改變帶來(lái)不便；4、漏源耗盡層寬度不按比例縮小。2、恒壓律，目前最普遍，僅尺寸縮小，電壓保持不變。優(yōu)點(diǎn)：1、電源電壓不變；2、提高了集成密度問(wèn)題：1、電流密度、功率密度極大增加；2、功耗增加；3、溝道電場(chǎng)增加，將產(chǎn)生熱載流子效應(yīng)、速度飽和效應(yīng)等負(fù)面效應(yīng)；4、襯底濃度的增加使PN結(jié)寄生電容增加，速度下降。3、一般化縮小，對(duì)今天最實(shí)用，尺寸和電壓按不同比例縮小。限制因素：長(zhǎng)期使用的可靠性、載流子的極限速度、功耗。第四章、導(dǎo)線及互連一、確定并量化互連參數(shù)1、互連寄生參數(shù)（寄生R、L、C）對(duì)電路特性的影響主要表現(xiàn)在三個(gè)方面：性能下降，傳播延時(shí)增加；功耗增加，影響能耗和功率的分布；引起額外的噪聲來(lái)源，影響電路可靠性。2、寄生參數(shù)簡(jiǎn)化條件（寄生電阻、寄生電感、寄生電容（對(duì)地電容，線間電容））：若導(dǎo)線電阻大，可以不考慮電感，只考慮電阻電容；若導(dǎo)線電阻小且短，可以只考慮電容；若導(dǎo)線電阻小且長(zhǎng)，則需考慮電感電容；若導(dǎo)線平均間距很大，可以不考慮線間電容。3、互連電阻：：縱向參數(shù)t、由工藝決定，橫向參數(shù)l、w由版圖決定。互連電阻越小，允許通過(guò)互連線的電流越大，互連延遲越小。薄層電阻與版圖尺寸無(wú)關(guān)，則=（n為薄層電阻方塊數(shù)）：接觸電阻：互連與硅及多晶之間的接觸（有源接觸孔）、不同互連層之間的接觸（通孔）減低接觸電阻的途徑：增大接觸孔（效果不明顯）；增多接觸孔；信號(hào)線盡量保持在同一層。0.25umCMOS工藝接觸電阻典型值：有源接觸孔5~20，通孔1~5。趨膚效應(yīng)：在非常高頻率下，電流主要在導(dǎo)體表面流動(dòng)，其電流密度隨進(jìn)入導(dǎo)體深度而指數(shù)下降。趨膚深度：電流下降到額定值的1/e時(shí)所處的深度。臨界頻率：趨膚深度達(dá)到導(dǎo)體最大尺寸（w或t）的1/2時(shí)的頻率。4、互連電容：導(dǎo)線對(duì)襯底的電容：是電路負(fù)載電容的一部分。不考慮邊緣效應(yīng)時(shí)C=（若w>>t），是絕緣介質(zhì)（氧化層）的介電常數(shù)，是氧化層厚度。導(dǎo)線間的電容：5、互連電感：何時(shí)考慮：很長(zhǎng)的互連線；極高的頻率>1GHz；低電阻率互連材料如Cu。對(duì)電路性能影響：振蕩和過(guò)沖效應(yīng)；導(dǎo)線間電感耦合；V=Ldi/dt引起的開(kāi)關(guān)噪聲；阻抗失配引起的信號(hào)反射。電感值估算：一條導(dǎo)線（每單位長(zhǎng)度）的電容c和電感l(wèi)存在關(guān)系式（成立的條件是該導(dǎo)線必須完全被均勻的絕緣介質(zhì)所包圍，但不滿足時(shí)也可使用來(lái)求近似值）。二、互連線延時(shí)模型1、分布模型：電阻和電容沿線長(zhǎng)連續(xù)分布，是實(shí)際情形，但需要解偏微分方程。2、集總模型：以總電阻和總對(duì)地電容等效。適用于導(dǎo)線較短且頻率不十分高的情況，只需解常微分方程。對(duì)長(zhǎng)互連線是一個(gè)保守和不精確的模型。為解決集總模型對(duì)于長(zhǎng)互連線不精確，采取分段集總（分段數(shù)越多越精確，但模型越復(fù)雜，模擬所需時(shí)間越長(zhǎng)）。引入：3、RC樹(shù)、Elmore延時(shí)公式：RC樹(shù)：該電路只有一個(gè)輸入節(jié)點(diǎn)，所有電容都在某個(gè)節(jié)點(diǎn)和地之間，不包含任何電阻回路（使其成為樹(shù)結(jié)構(gòu)）。Elmore延時(shí)公式：節(jié)點(diǎn)i處延時(shí)為，表示路徑電阻，表示共享路徑電阻，代表從輸入節(jié)點(diǎn)s到節(jié)點(diǎn)i和節(jié)點(diǎn)k這兩條路徑共享的電阻，代表這個(gè)節(jié)點(diǎn)的電容。4、N級(jí)RC鏈：RC樹(shù)的無(wú)分支的特殊情形?？梢允褂肗級(jí)等分RC鏈來(lái)近似一條均勻分布電阻-電容線：，導(dǎo)線長(zhǎng)L，單位長(zhǎng)度電阻、電容為r、c。R（=rL）是導(dǎo)線集總電阻，C（=cL）是集總電容。當(dāng)N很大時(shí)模型趨于分布式rc線：，從而有：一條導(dǎo)線的延時(shí)與其長(zhǎng)度的平方成正比，分布rc線的延時(shí)是集總RC模型預(yù)測(cè)的延時(shí)的一半，即集總模型代表保守估計(jì)。5、互連延時(shí)的優(yōu)化：采用低電阻率互連導(dǎo)體，降低R：采用Cu替換Al。采用低介電常數(shù)的互連介質(zhì)，降低C：將減少延時(shí)、功耗和串?dāng)_。采用過(guò)渡金屬硅化物，降低多晶接觸電阻。增加互連層數(shù)量，有助于減少導(dǎo)線長(zhǎng)度。分層優(yōu)化。地址線對(duì)策。優(yōu)化走線方式，45°布線。插入中繼器。降低電壓擺幅，既縮小了延時(shí)又減小了動(dòng)態(tài)功耗。三、傳輸線模型當(dāng)開(kāi)關(guān)速度足夠快，互連線的電阻足夠小時(shí)，導(dǎo)線的電感將不可忽略，因而必須考慮傳輸線效應(yīng)。一條導(dǎo)線的分布rlc模型稱(chēng)為傳輸線模型。1、有損傳輸線：考慮r、l、c，適用于Al基芯片。2、無(wú)損傳輸線：考慮l、c，適用于Cu基芯片。單位長(zhǎng)度的傳輸延時(shí)。信號(hào)反射與終端阻抗：終端阻抗決定了當(dāng)波到達(dá)導(dǎo)線末端時(shí)有多少比例被反射。反射系數(shù)：（R為終端阻抗，為線的特征阻抗）不同終端時(shí)傳輸線特性：3、抑制傳輸線效應(yīng)：阻抗匹配，在導(dǎo)線源端串聯(lián)匹配電阻或者在導(dǎo)線末端并聯(lián)匹配電阻。四、串?dāng)_1、來(lái)源：當(dāng)兩條互連線間距很小時(shí)，一條線上的脈沖電壓通過(guò)寄生電容耦合在另外一條線上引起寄生信號(hào)。2、串?dāng)_的大小取決于線間耦合電容的大小和線間電壓差隨時(shí)間的變化速率。線間距越小，耦合電容越大，串?dāng)_越嚴(yán)重。層間串?dāng)_：平板電容。重疊面積越大，電容越大。為了使重疊面積盡可能小，版圖設(shè)計(jì)時(shí)應(yīng)使相鄰兩層連線在交叉時(shí)相互垂直。3、抑制串?dāng)_的途徑：盡量避免節(jié)點(diǎn)浮空。對(duì)串?dāng)_敏感的節(jié)點(diǎn)（低擺幅、浮空）應(yīng)盡量遠(yuǎn)離全擺幅信號(hào)線。相鄰（同層、異層）導(dǎo)線盡量不要平行，鄰層盡量垂直走線，平行走線盡量遠(yuǎn)離。在兩條信號(hào)線間加一條接地或者接VDD的屏蔽線，使線間電容成為接地電容，但會(huì)增加電容負(fù)載。時(shí)序允許前提下，盡可能加大信號(hào)上升下降時(shí)間，但會(huì)使開(kāi)關(guān)功耗加大。第五章、反相器一、基本特性1、無(wú)比邏輯，邏輯電平與器件的相對(duì)尺寸無(wú)關(guān)，所以晶體管可以采用最小尺寸。2、極高輸入阻抗。設(shè)計(jì)良好的反相器具有低輸出阻抗，從而對(duì)噪聲和干擾不敏感。3、穩(wěn)態(tài)工作情況下，VDD和GND之間沒(méi)有直接通路，即沒(méi)有電流存在（靜態(tài)電路），此時(shí)輸入和輸出保持不變，且沒(méi)有任何靜態(tài)功耗。二、直流電壓轉(zhuǎn)移特性VTC（輸出與輸入電平間的關(guān)系）1、閾值電壓：NMOS、PMOS均在飽和區(qū)，由電流相等（使用飽和區(qū)電流公式）求解。短溝器件或高電源電壓：使用速度飽和時(shí)電流公式長(zhǎng)溝器件或低電源電壓：使用飽和區(qū)電流公式（平方律）對(duì)稱(chēng)的CMOS反相器：，，此時(shí)2、噪聲容限定義：、是時(shí)反相器的工作點(diǎn)。，。①若CMOS反相器對(duì)稱(chēng)（即，）：對(duì)VTC采取線性近似。由兩個(gè)管子均處于飽和區(qū)（或者速度飽和），由電流相等，對(duì)Vin求導(dǎo)并令求解，則，。②若CMOS反相器不對(duì)稱(chēng)：由PMOS在線性區(qū)，NMOS在飽和區(qū)，由電流相等，對(duì)Vin求導(dǎo)并令，此方程和電流相等方程聯(lián)立解出Vin即為。再使PMOS飽和，NMOS線性重復(fù)上面步驟求。③最大噪聲容限：min{，}3、反相器鏈的再生特性邏輯門(mén)具有再生特性的條件：合法區(qū)的增益小于1，過(guò)渡區(qū)增益大于1。三、瞬態(tài)特性1、負(fù)載電容三部分：當(dāng)前級(jí)MOS管漏襯電容，下級(jí)MOS管的柵電容，互連線的寄生電容。2、上升下降時(shí)間3、傳輸延遲時(shí)間計(jì)算tp測(cè)量方法：環(huán)形振蕩器測(cè)量法（N為奇數(shù)）一個(gè)周期時(shí)間內(nèi)，正好N個(gè)低至高翻轉(zhuǎn)響應(yīng)時(shí)間，N個(gè)高至低翻轉(zhuǎn)響應(yīng)時(shí)間。計(jì)算公式：4、提高反相器速度對(duì)于固定的大負(fù)載電容可以通過(guò)增加器件尺寸提高速度。對(duì)于小負(fù)載，不會(huì)明顯增加。5、低功耗電路優(yōu)化：功耗來(lái)源：動(dòng)態(tài)功耗，輸出節(jié)點(diǎn)電容充放電；處于2、3、4區(qū)時(shí)的VDD和GND短路電流引起的功耗；漏電引起的功耗，截止管的亞閾值漏電，MOS管反偏漏結(jié)的反向漏電流。優(yōu)化：降低電源電壓；降低開(kāi)關(guān)活動(dòng)率。四、反相器的設(shè)計(jì)1、要求：功能、可靠性、功耗、面積、速度。2、設(shè)計(jì)第六章、組合邏輯電路一、靜態(tài)電路：任意時(shí)刻每個(gè)門(mén)的輸出通過(guò)一個(gè)低阻路徑連接到VDD或者VSS上，且輸出值總是由該電路所實(shí)現(xiàn)的布爾函數(shù)決定。1、靜態(tài)互補(bǔ)CMOS：由PUN和PDN組成（PUN和PDN是互補(bǔ)邏輯）。穩(wěn)定狀態(tài)時(shí)兩個(gè)網(wǎng)絡(luò)中有且僅有一個(gè)導(dǎo)通，單級(jí)輸出是反向的。①閾值降落：NMOS做下拉時(shí)傳強(qiáng)0，做上拉時(shí)傳弱1（因?yàn)樨?fù)載電容充電的過(guò)程中s端電勢(shì)升高，當(dāng)s充電到Vdd-Vth時(shí)MOS管截止，而不能充電到Vdd）。同理，PMOS做上拉時(shí)傳強(qiáng)1，做下拉時(shí)傳弱0。②晶體管尺寸規(guī)劃：寬長(zhǎng)比P是N的兩倍，串聯(lián)加倍，并聯(lián)保持。③優(yōu)點(diǎn)無(wú)比邏輯，電平幅度與器件尺寸無(wú)關(guān)。穩(wěn)態(tài)時(shí)總有對(duì)VDD或VSS的低阻路徑，輸出電阻低極高的輸入阻抗?jié)M電源幅度開(kāi)關(guān)，VOH=VDD，VOL=VSS。魯棒性好，噪聲容限大。電源與地之間無(wú)直接通路，無(wú)靜態(tài)功耗傳播延時(shí)與負(fù)載電容和晶體管電阻有關(guān)，改變尺寸可使得上升下降時(shí)間接近。④大扇入時(shí)的設(shè)計(jì)技巧傳輸延時(shí)隨扇入迅速惡化，與扇入成平方關(guān)系，因?yàn)殡娮桦娙萃瑫r(shí)增加。傳輸延時(shí)隨扇出的關(guān)系是每一個(gè)附加的扇出在CL上增加了兩個(gè)柵電容。可以采?。涸谪?fù)載以扇出為主時(shí)加大晶體管尺寸逐級(jí)加大晶體管尺寸，使最靠近輸出端的晶體管尺寸最小重新安排輸入，使關(guān)鍵信號(hào)晶體管靠近輸出端（最后到達(dá)的輸入信號(hào)為這個(gè)門(mén)的關(guān)鍵信號(hào)，決定最終速度）。重組邏輯結(jié)構(gòu)，在不改變邏輯的情況下減小扇入，如用三個(gè)兩輸入替代四輸入。減小電壓擺幅，同時(shí)降低了延時(shí)和功耗，但下一級(jí)門(mén)會(huì)變慢。插入緩沖器將大的扇入扇出隔離。（大扇入時(shí)小扇出，小扇入時(shí)大扇出）⑤組合邏輯鏈的性能優(yōu)化邏輯努力：表示一個(gè)門(mén)與一個(gè)反相器提供相同的輸出電流時(shí)它所表現(xiàn)出來(lái)的輸入電容比反相器大多少。這個(gè)大的倍數(shù)稱(chēng)為邏輯努力。-------------------------------------------------------------------------------------2、有比邏輯（偽NMOS邏輯、DCVSL邏輯）由實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和簡(jiǎn)單負(fù)載組成。以降低穩(wěn)定性和付出額外功耗為代價(jià)減小晶體管數(shù)目。原理：PDN關(guān)斷，上拉負(fù)載起作用，VOH=VDDPDN導(dǎo)通，上拉負(fù)載和PDN分壓，比例邏輯。這將降低噪聲容限，并且引入靜態(tài)功耗。①偽NMOS邏輯：PUN使用柵極接地的PMOS負(fù)載稱(chēng)為偽NMOS邏輯，具有較小的面積和驅(qū)動(dòng)負(fù)載。kn/kp的比例影響VTC形狀和反相器VOL的值。計(jì)算偽NMOS靜態(tài)傳輸特性：為求VOL，由Vin=Vdd時(shí)電流相等，NMOS線性，PMOS飽和（因?yàn)檩敵鲆呀咏?），Vout=VOL。偽NMOS設(shè)計(jì)：驅(qū)動(dòng)管和負(fù)載管的尺寸應(yīng)有一合適比例。為了減小靜態(tài)功耗，驅(qū)動(dòng)電流IL應(yīng)盡可能小為了得到合理的NML，VOL=IL×R（PDN）應(yīng)當(dāng)小。為了減小tPLH，IL應(yīng)當(dāng)大為了減小tPHL，R（PDN）應(yīng)當(dāng)小。條件1和條件3矛盾，所以速度快意味著較多的靜態(tài)功耗和較小的噪聲容量。低電平輸出時(shí)偽NMOS邏輯的靜態(tài)功耗P=VDD×IL（IL為PMOS飽和電流）②DCVSL邏輯（差分串聯(lián)電壓開(kāi)關(guān)邏輯）互補(bǔ)NMOS下拉，交叉連接PMOS上拉。每個(gè)輸入以互補(bǔ)形式，同時(shí)自身也產(chǎn)生互補(bǔ)輸出。原理：設(shè)初始時(shí)out=1，=0，則M1開(kāi)，M2關(guān)。當(dāng)PDN1開(kāi)，PDN2關(guān)，首先out被下拉，使得M2開(kāi)，進(jìn)而被上拉，從而M1關(guān)。穩(wěn)定狀態(tài)，任何一邊的PDN和相應(yīng)的PMOS負(fù)載不會(huì)同時(shí)導(dǎo)通，反饋機(jī)制保證在不需要負(fù)載時(shí)將其關(guān)閉，但是這一電路仍然是有比的。特點(diǎn)：同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸出或者兩個(gè)PDN能夠共享時(shí)比較有利。比通常的CMOS邏輯慢，因?yàn)榉答佔(zhàn)饔糜袦蟋F(xiàn)象。完全消除靜態(tài)電流，無(wú)靜態(tài)功耗，但有較大的翻轉(zhuǎn)過(guò)渡電流（翻轉(zhuǎn)器件PMOS和PDN會(huì)同時(shí)導(dǎo)通一段時(shí)間，產(chǎn)生一條短路路徑），動(dòng)態(tài)功耗大。共享PDN的例子：XOR-XNOR門(mén)，，節(jié)省了2個(gè)管子。3、傳輸管邏輯①傳輸管：與前兩種邏輯輸入只驅(qū)動(dòng)?xùn)艠O不同，傳輸管允許輸入驅(qū)動(dòng)?xùn)艠O和漏極來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體管個(gè)數(shù)。閾值損失：NMOS傳弱1，強(qiáng)0；PMOS傳弱0，強(qiáng)1。因?yàn)橐诠茏訉?dǎo)通時(shí)保證不進(jìn)入截止區(qū)，Vsn<Vg-Vt=Vdd-Vt，Vsp>Vg+Vt=Vt。傳輸管的輸出不能做后級(jí)傳輸管的柵，避免多次閾值損失。②CMOS傳輸門(mén)：NMOS、PMOS漏源接在一起，柵極接反相控制電壓。為了保證導(dǎo)電溝道和襯底的隔離，NMOS襯底必須接地，PMOS襯底必須接VDD。為了獲得較快傳輸速度，要求ID較大，即需要增大寬長(zhǎng)比。特點(diǎn)：NMOS傳輸?shù)碗娖胶?，PMOS傳輸高電平好，CMOS傳輸門(mén)使用NMOS、PMOS互補(bǔ)性能獲得了比單個(gè)傳輸管更好的性能，更接近理想開(kāi)關(guān)。③傳輸管邏輯：一個(gè)輸入做開(kāi)關(guān)控制。開(kāi)關(guān)網(wǎng)絡(luò)+緩沖器，結(jié)構(gòu)簡(jiǎn)單，速度快。并且理想開(kāi)關(guān)具有低導(dǎo)通電阻和低寄生電容。但有閾值損失，且會(huì)引起下一級(jí)靜態(tài)功耗。例：F=AB，out=。開(kāi)關(guān)提供B=0時(shí)的低阻通路，保證這是靜態(tài)電路。因?yàn)锽=0時(shí)F=0，所以下面通路選用NMOS。但上方通路無(wú)論使用NMOS還是PMOS都會(huì)有閾值損失。互補(bǔ)傳輸管邏輯（CPL）：互補(bǔ)數(shù)據(jù)輸入。由于每個(gè)信號(hào)的兩種極性都存在，免去多余反相器。傳輸管邏輯閾值損失的解決方法：⑴電平恢復(fù)晶體管優(yōu)點(diǎn)：使用所有電平不是在VDD就是在GND，因而消除了靜態(tài)功耗缺點(diǎn)：在NMOS下拉X時(shí)電路變?yōu)橛斜冗壿?，因?yàn)榛謴?fù)管試圖上拉X。并且增加了X節(jié)點(diǎn)電容，減慢了這個(gè)門(mén)的速度。⑵改用傳輸門(mén)邏輯：將有閾值損失的管子替換為傳輸門(mén)。④傳輸門(mén)邏輯（TG）：設(shè)計(jì)思路類(lèi)似傳輸管邏輯，但使用傳輸門(mén)替換出現(xiàn)閾值損失的傳輸管。常見(jiàn)電路：多路開(kāi)關(guān) 異或門(mén)（B=1時(shí)反相器工作，B=0時(shí)傳輸門(mén)導(dǎo)通）⑤傳輸門(mén)、傳輸管邏輯小結(jié)⑴傳輸管優(yōu)點(diǎn)：寄生電容小，速度快缺點(diǎn)：閾值損失，噪聲容限差，會(huì)引起下一級(jí)靜態(tài)功耗，導(dǎo)通電阻隨電壓改變。⑵傳輸門(mén)優(yōu)點(diǎn)：無(wú)閾值損失，導(dǎo)通電阻不變?nèi)秉c(diǎn)：必須提供正反信號(hào)，版圖設(shè)計(jì)復(fù)雜度大，電容大。⑶設(shè)計(jì)時(shí)都要遵循“低阻”原則，任何時(shí)候輸出都通過(guò)低阻路徑連到VDD或GND。⑷電平恢復(fù)電路：可以克服傳輸管閾值損失，可以消除靜態(tài)功耗。在NMOS下拉（或PMOS上拉）時(shí)屬于有比電路，要考慮尺寸。增加了內(nèi)部節(jié)點(diǎn)電容，降低了門(mén)速度?；謴?fù)晶體管的導(dǎo)通會(huì)加速NMOS上拉（或PMOS下拉），減小了輸出的下降（或上升時(shí)間）。二、動(dòng)態(tài)電路：將信號(hào)值暫存在高阻抗電路節(jié)點(diǎn)的電容上。1、預(yù)充電-求值動(dòng)態(tài)CMOS電路：類(lèi)似偽NMOS電路，使用一個(gè)邏輯塊實(shí)現(xiàn)邏輯功能，把另一個(gè)邏輯塊用單個(gè)MOS管替代。不同的是負(fù)載管不是常開(kāi)的，而是受時(shí)鐘信號(hào)控制，且邏輯塊也加入了時(shí)鐘控制，是無(wú)比電路。一旦動(dòng)態(tài)門(mén)的輸出被放電，它直到下一次預(yù)充電前都不會(huì)再回到高電平。2、動(dòng)態(tài)門(mén)特點(diǎn)：優(yōu)點(diǎn)：晶體管數(shù)目少全擺幅輸出（VOH=VDD，VOL=GND）無(wú)比邏輯寄生電容小，且PDN的電流都用來(lái)給CL放電，所以開(kāi)關(guān)速度快總功耗比靜態(tài)互補(bǔ)CMOS高（較高的翻