集成電路版圖設計項目教程 課件 3反相器版圖、4數(shù)字單元版圖、5電容電阻電感版圖

《集成電路版圖設計項目教程》2024/1/15標準單元一PDK認知二標準單元反相器版圖設計三緩沖器版圖設計四2024/1/15項目3反相器版圖設計項目3反相器版圖設計2024/1/15標準單元庫，包括版圖庫、符號庫、電路邏輯庫等。包含了組合邏輯、時序邏輯、功能單元和特殊類型單元。標準單元庫是集成電路芯片后端設計過程中的基礎部分。運用預先設計好的優(yōu)化的庫單元進行自動邏輯綜合和版圖布局布線，可以極大地提高設計效率，加快產品進入市場的時間。因此，有實力的集成電路設計公司及加工廠家都應該擁有自己的標準單元庫，建立一套完整的與工藝線相對應的、內容豐富的、設計合理及參數(shù)正確的單元庫已成為設計必要的條件。任務3.1標準單元2024/1/15（1）標準單元種類標準單元能夠實現(xiàn)不同邏輯功能的集成電路，按功能類型分為組合邏輯單元、時序邏輯單元、其它功能單元。項目3反相器版圖設計任務3.1標準單元單元種類單元內容

組合邏輯單元Inverter反相器，NOR、NAND與非門、或非門，AND、OR與、或門，BUFFER緩沖器，MUX多路選擇器，XOR、XNOR異或、同或門，AOI、OAI與或非、或與非門，Adder加法器包括全加器和半加器，Clock時鐘緩沖，延遲線，譯碼器，量化器。

時序邏輯單元Flip-Flop觸發(fā)器：如D觸發(fā)器、JK觸發(fā)器等，可分為不同類型，如不同復位/置位端組合、單端輸出或雙端輸出、單沿觸發(fā)或雙沿觸發(fā)等。LATCH鎖存器：由兩個反相器和兩個數(shù)據開關組成，一般是電平觸發(fā)。其電路結構是D觸發(fā)器的一半，其中包括功能類型和驅動能力均不同的單元。其他功能單元各種規(guī)模的SRAM、ROM、振蕩器、上電復位電路、電壓比較器、運算放大器、鎖相環(huán)、IO單元等。2024/1/15（2）標準單元版圖設計標準單元版圖的設計，是按照實現(xiàn)的功能要求，優(yōu)化電路的結構布局，實現(xiàn)小面積大密度、布線合理規(guī)整、速度快功耗低最優(yōu)設計。為了單元之間能夠無縫對接、布局布線也更有條理，每個單元中的各個端口、VDD及GND的位置，都要按規(guī)則的要求進行，降低后面整個系統(tǒng)版圖設計的難度。標準單元版圖要求高度都一致，寬度可變。而寬度都應為晶體管間距最小值的整數(shù)倍或半整數(shù)倍。晶體管間距一般可以為同一阱區(qū)同一摻雜區(qū)的間距（有時也為有源區(qū)的間距）。標準單元版圖設計一般有布線標準，即基于網格的布線或基于設計規(guī)則的布線。具體使用怎樣的設計方案，每家設計公司大多存在差異。項目3反相器版圖設計任務3.1標準單元2024/1/15（3）Pitch設計標準單元版圖要求高度用Pitch計算。Pitch是單元版圖規(guī)則的一個計量單位。標準單元庫的單元高度，基本都是固定的，方便版圖的布局；高度，通常以Pitch作為計量單位，一般用第二層金屬布線M2的Pitch來表示。Pitch=MinSpacing+MinWidth（最小間距+最小寬度）。Pitch的計算一般有以下三種：金屬布線的中心線與中心線的距離；金屬布線通孔與通孔的距離；金屬布線中心線與通孔的距離。項目3反相器版圖設計任務3.1標準單元2024/1/15（3）Pitch設計在中芯國際0.35μm工藝規(guī)則中，Pitch計算的三種方法如下：1.Pitch計算用金屬布線的中心線與中心線的距離。金屬布線M2的最小間距0.5μm,布線寬度為0.6μm。這時，Pitch值的計算公式為最小間距(0.5μm)+布線寬度(0.6μm)=1.1μm。2.Pitch計算用金屬布線通孔與通孔的距離。這時，Pitch值的計算公式為最小間距(0.5μm)+2倍的金屬布線M2包圍通孔的最小包圍0.15μm+布線寬度(0.6μm)=1.4μm。3.Pitch計算用金屬布線中心線與通孔的距離。這時，Pitch值的計算公式為最小間距(0.5μm)+1倍的金屬布線M2包圍通孔的最小包圍0.15μm+布線寬度(0.6μm)=1.25μm。項目3反相器版圖設計任務3.1標準單元ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15標準單元PDK認知標準單元反相器版圖設計三緩沖器版圖設計四2024/1/15二一項目3反相器版圖設計2024/1/15（1）PDK介紹一般情況下，芯片制造公司（Foundry）會提供一個工藝設計工具包（PDK）文件。Foundry提供的PDK是連接制造工廠與設計公司的一個很重要的橋梁！1.PDK主要包含：1.器件模型(DeviceModel)：由Foundry提供的仿真模型文件；Symbols&View：用于原理圖設計的符號，參數(shù)化的設計單元都通過了Spice仿真的驗證；2.CDF(ComponentDescriptionFormat,組件描述格式)&Callback：器件的屬性描述文件，定義了器件類型、器件名稱、器件參數(shù)及參數(shù)調用關系函數(shù)集Callback、器件模型、器件的各種視圖格式等；3.Pcell(ParameterizedCell，參數(shù)化單元)：它由Cadence的Skill語言編寫，其對應的版圖通過了DRC和LVS驗證，方便設計人員進行SchematicDrivenLayout(原理圖驅動的版圖)設計流程；4.技術文件(TechnologyFile)：用于版圖設計和驗證的工藝文件，包含GDSII的設計數(shù)據層和工藝層的映射關系定義、設計數(shù)據層的屬性定義、在線設計規(guī)則、電氣規(guī)則、顯示色彩定義和圖形格式定義等；5.PVRule(物理驗證規(guī)則)文件：包含版圖驗證文件DRC/LVS/RC提取,支持Cadence的Diva、Dracula、Assura和Mentor的Calibre驗證工具等。項目3反相器版圖設計任務3.2

PDK認知2024/1/15（2）PDK的開發(fā)介紹由晶圓廠提供的工藝信息，包括了設計規(guī)則文件、電學規(guī)則文件、版圖層次定義文件、SPICE仿真模型、器件版圖和器件定制參數(shù)。晶圓廠提供的工藝信息是開發(fā)PDK唯一的輸入條件，利用它們在PAS(PDKAutomationSystem)中開發(fā)GTE(GraphicalTechnologyEditor，圖形化技術編輯器)的數(shù)據集，即可生成PDK的各種工具包。1.技術文件：在PASGTE中，技術文件中的層次定義方法是和Virtuoso版圖編輯器一致的。在技術文件和顯示文件都已經存在的情況下，就可以把這些文件直接輸入到PASGTE中。2.PVRule文件：PASGTE可以讓用戶用圖形化的方式定制與DRC/LVS/RCX文件有關的工藝技術信息。3.Pcell和CDF：Pcell是參數(shù)化的單元，這里的參數(shù)指的就是CDF參數(shù)。它們的組合能夠實現(xiàn)用戶定制的所有功能，是PDK的核心部分。PDK的Pcell和CDF都是由SKILL語言開發(fā)的。關于PDK的熟悉與使用是每個版圖設計人員必須具備的能力。項目3反相器版圖設計任務3.2

PDK認知2024/1/15（3）標準Cell介紹對于版圖設計人員來說，Pcell需要自己來設計，具體設計方法和使用方法后面課程會詳細介紹。還需要根據工藝文件設計一些常用的標準單元（Cell），這些Cell在后面的版圖設計中會經常用到。

一般芯片制造公司會提供PDK，更多的設計公司自己會設計這些標準版圖單元以滿足本公司版圖的需要，需要掌握如何去設計這些Cell。在版圖設計中，對于給定的制造工藝，接觸孔和通孔的大小是固定的。那么，可以做一個和接觸孔或通孔相關聯(lián)的標準Cell，該單元中包含接觸孔或通孔的頂層和底層的工藝層。因為它是固定大小和工藝層的，在以后的版圖設計中可以反復多次的調用這個標準設計單元。項目3反相器版圖設計任務3.2

PDK認知ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15標準單元PDK認知標準單元反相器版圖設計二緩沖器版圖設計四2024/1/15三一項目3反相器版圖設計2024/1/15（1）反相器電路圖CMOS反相器的晶體管電路結構非常簡單，它是由一個PMOS管和一個NMOS管連接而成，那么就能夠依據電路圖來設計反相器的版圖了。項目3反相器版圖設計任務3.3標準單元反相器版圖設計CMOS反相器的符號圖、電路圖和真值表。2024/1/15（2）反相器版圖電路圖中兩個晶體管的柵極連在一起，作為反相器的輸入；兩個晶體管的漏極連接在一起，作為反相器的輸出；PMOS的源極和襯底與電源相連，NMOS晶體管的源極和襯底與地相連。對應在版圖設計中，兩個晶體管柵極的連接通過多晶硅來實現(xiàn)，柵極與外界信號的連接通過在多晶硅上加接觸孔和金屬層來實現(xiàn)；漏極的連接通過金屬層來實現(xiàn)；襯底與電源或地的連接通過在襯底上加接觸孔和金屬層來實現(xiàn)，源極和電源或地的連接也是通過金屬層來實現(xiàn)的。項目3反相器版圖設計任務3.3標準單元反相器版圖設計反相器的版圖和晶體管級電路圖標準單元PDK認知標準單元反相器版圖設計二緩沖器版圖設計三2024/1/15四一項目3反相器版圖設計2024/1/15（1）緩沖器電路圖

多個反相器串聯(lián)在一起可以構成緩沖器(Buffer)。如果有偶數(shù)個反相器串聯(lián)在一起，則輸入和輸出的邏輯是相同的。如果有奇數(shù)個反相器串聯(lián)在一起，則輸入和輸出的邏輯是相反的。緩沖器提供了電信號的整形，并為大的扇出負載提供了更大的驅動強度。項目3反相器版圖設計任務3.4緩沖器版圖設計2024/1/15（2）緩沖器版圖利用反相器版圖來進行緩沖器的版圖設計。繪制版圖時可以復制第一個反相器，在第一個反相器后面黏貼放置第二個反相器，然后用金屬線將第一個反相器的輸出連接至第二個反相器的輸入即可。項目3反相器版圖設計任務3.4緩沖器版圖設計2024/1/15（3）層次化設計在版圖設計中，大多數(shù)不采用直接復制的方法來繪制具有相同功能的版圖，這種方法的最大缺點是：當有一個晶體管的尺寸發(fā)生變化時，其他所有被復制的晶體管的尺寸都要進行相應的修改，這就增加了版圖修改的工作量。在版圖設計中，大多數(shù)采用層次化設計。層次化設計，它含有引用或使用其它版圖單元Cell作為自身結構的一部分，子單元Cell又可以引用其它Cell。這與計算機程序中子程序的嵌套設計概念類似。這種嵌套可以一直進行下去，直到整個芯片的設計完成為止。在標準單元版圖設計時，精簡版圖面積和提升功能是很關鍵的。為了增大驅動能力，緩沖器的后級反相器要比前級的MOS管尺寸大若干倍。緩沖器版圖在實現(xiàn)功能的基礎上，為了版圖面積最小化，可以采用MOS管源漏合并的方法。項目3反相器版圖設計任務3.4緩沖器版圖設計《集成電路版圖設計項目教程》2024/1/15與非門/或非門電路與版圖一復合邏輯門的版圖設計二與或非門/或與非門電路與版圖三傳輸門電路與版圖四2024/1/15項目4數(shù)字單元版圖設計異或門/同或門電路與版圖五觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八項目4數(shù)字單元版圖設計2024/1/15（1）與非門電路圖右圖是一個兩輸入與非門(NAND)的電路圖，兩個NMOS晶體管是串聯(lián)關系，兩個PMOS晶體管是并聯(lián)關系。在設計版圖的時候，首先要把電路中所有連接在一起的串聯(lián)NMOS晶體管和并聯(lián)PMOS晶體管的版圖分別設計出來；然后根據電路圖的連接關系，將NMOS晶體管和PMOS晶體管的版圖進行連接，最后得到的兩輸入與非門的版圖。任務4.1與非門/或非門電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.1與非門/或非門電路與版圖（2）或非門電路圖兩輸入或非門(NOR)的電路圖如右圖所示，觀察并比較與非門和或非門的電路結構圖可以發(fā)現(xiàn)，NMOS晶體管和PMOS晶體管的連接正好相反，在兩輸入或非門中，NMOS晶體管成并聯(lián)關系，PMOS晶體管成串聯(lián)關系，二者的版圖也存在著相似性。先設計兩個串聯(lián)的PMOS晶體管和兩個并聯(lián)的NMOS晶體管，然后再通過金屬線將兩部分連接起來，最后得到的或非門版圖。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15與或非門/或與非門電路與版圖三傳輸門電路與版圖四2024/1/15項目4數(shù)字單元版圖設計異或門/同或門電路與版圖五觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八二復合邏輯門的版圖設計與非門/或非門電路與版圖一2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計（1）MOS管復聯(lián)MOS管的復聯(lián)是比串聯(lián)和并聯(lián)更復雜的聯(lián)結，包括先串后并和先并后串。圖示左是一個MOS管與或復聯(lián)電路。它的PMOS電路網絡是先串聯(lián)再并聯(lián)，只要掌握它們之間節(jié)點的相互關系，版圖就可以畫出來的。圖示右是這個的PMOS網絡與或復聯(lián)簡易版圖。2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計（1）MOS管復聯(lián)MOS管的復聯(lián)是比串聯(lián)和并聯(lián)更復雜的聯(lián)結，包括先串后并和先并后串。圖示左是一個MOS管或與復聯(lián)電路。它的PMOS電路網絡是先并聯(lián)后串聯(lián)，只要掌握它們之間節(jié)點的相互關系，版圖就可以畫出來的。圖示右是這個的PMOS網絡或與復聯(lián)簡易版圖。2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計

2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計（2）棍棒圖設計Williams提出的棍棒圖(StickDiagram)是目前表示版圖結構關系的一種較好的結構草圖形式，采用不同顏色的線或圖形表示版圖各層的信息(層次、位置和制約等)，電路的元件值用文字表示，而連接關系用連接點表示。在層次方面，可以用綠線表示有源區(qū)，紅線表示多晶硅，藍線表示金屬布線，接觸孔用符號“×”表示。建立棍棒圖的規(guī)則是：1）只重布局，不考慮線寬和間距；2）有源區(qū)和多晶硅正交構成MOS管；3）金屬線可以跨越有源區(qū)和多晶硅而不連接；4）層之間的連接用“×”，表示接觸孔；5）金屬布線M1和M2可以交叉，它們之間用通孔進行連接。棍棒圖的主要應用是解決布局問題，為完成電路圖至版圖的布局提供最方便的解決方法。在正式版圖設計之前使用棍棒圖布局版圖設計，可以節(jié)省大量的時間。2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計（2）棍棒圖設計現(xiàn)在集成電路版圖設計人員常用棍棒圖來畫版圖設計的草圖，也可以在上述方法的基礎上加以改進，建立符合自己條件的棍棒圖。有一種稱為“混合棍棒圖”的方法，它用矩形代表有源區(qū)(寬度不限)；實線代表金屬；虛線代表多晶硅；而接觸孔仍用符號“×”表示。版圖中的其它層次在棍棒圖沒有畫，但這并不影響棍棒圖的使用。例如阱區(qū)、P+和N+摻雜層在棍棒圖中都不畫，為了區(qū)分PMOS管和NMOS管，通常是用標注的電源線和地線來區(qū)分，靠近電源線VDD的是PMOS管，靠近地線GND的是NMOS管?；蛘邚奈恢脕韰^(qū)分，位于上面一排的為PMOS管，下面一排為NMOS管。圖示是采用混合棍棒圖畫的四輸入與或非門(AOI22)的棍棒圖。棍棒圖中沒有畫的層次，在畫版圖的時候，要根據設計規(guī)則將它們都補充進去。2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計

2024/1/15項目4數(shù)字單元版圖設計任務4.2復合邏輯門的版圖設計（2）棍棒圖設計通過合并源漏極可以使版圖面積最小，需要多晶硅柵極合理排序。確定最佳柵極排序的一種簡單方法是歐拉路徑法。歐拉路徑是指該路徑經過圖的每一條邊且僅經過一次。如果路徑起點和終點相同，則稱“歐拉回路”。具有歐拉路徑但不具有歐拉回路的圖稱“半歐拉圖”。在下拉網線圖和上拉網線圖中找一條具有相同輸入標號順序的歐拉路徑，即在兩個線圖中找一個共同的歐拉路徑。圖示上顯示了上拉下拉網絡的共同歐拉路徑，在兩種情況下，歐拉路徑都從X開始到Y結束。在兩個線圖中有相同的序列(E-D-A-B-C)，即歐拉路徑。多晶硅柵極序列可以根據這個歐拉路徑排序，簡化的棍棒圖如圖示下。優(yōu)點在于具有緊湊的版圖面積，信號通道簡單。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二傳輸門電路與版圖四2024/1/15項目4數(shù)字單元版圖設計異或門/同或門電路與版圖五觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八三與非門/或非門電路與版圖一與或非門/或與非門電路與版圖復合邏輯門的版圖設計2024/1/15項目4數(shù)字單元版圖設計任務4.3與或非門/或與非門電路與版圖（1）與或非門電路圖圖示是一個三輸入與或非門(AOI21)的電路圖。對于NMOS晶體管來說，兩個NMOS管是串聯(lián)關系，然后與一個NMOS管并聯(lián)；對于PMOS晶體管來說，兩個PMOS管是并聯(lián)關系，然后與一個PMOS管串聯(lián)。在設計版圖的時候，首先要把電路中NMOS晶體管復聯(lián)和PMOS晶體管復聯(lián)的版圖分別設計出來。然后根據電路圖的連接關系，將NMOS晶體管和PMOS晶體管的版圖進行連接，最后得到的三輸入與或非門的版圖。2024/1/15項目4數(shù)字單元版圖設計任務4.3與或非門/或與非門電路與版圖（2）或與非門電路圖圖示是一個三輸入或與非門(OAI21)的電路圖。對于NMOS晶體管來說，兩個NMOS管是并聯(lián)關系，然后與一個NMOS管串聯(lián)；對于PMOS晶體管來說，兩個PMOS管是串聯(lián)關系，然后與一個PMOS管并聯(lián)。在設計版圖的時候，首先要把電路中NMOS晶體管復聯(lián)和PMOS晶體管復聯(lián)的版圖分別設計出來。然后根據電路圖的連接關系，將NMOS晶體管和PMOS晶體管的版圖進行連接，最后得到的三輸入或與非門的版圖。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計異或門/同或門電路與版圖五觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八四與非門/或非門電路與版圖一復合邏輯門的版圖設計傳輸門電路與版圖與或非門/或與非門電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.4傳輸門電路與版圖（1）傳輸門電路圖圖示，CMOS傳輸門由一個NMOS管和一個PMOS管并聯(lián)而成。提供給這兩個晶體管的柵電壓也設置為互補信號CLK、CLKN。這樣，CMOS傳輸門是在節(jié)點A和Z之間的雙向開關，它受信號CLK、CLKN控制。如果控制信號CLK是邏輯高電平，即等于VDD，那么兩個晶體管都導通，并在節(jié)點A和Z之間形成一個低阻電流通路。相反，如果控制信號CLK是低電平，那么兩個晶體管都截止，節(jié)點A和Z之間是開路狀態(tài)，這種狀態(tài)也稱做高阻狀態(tài)。CMOS傳輸門在邏輯電路設計中的應用通常會形成緊湊的電路結構，它構建的邏輯門電路甚至比標準組合CMOS結構所用的晶體管要少。因此，采用CMOS傳輸門構建電路，可以節(jié)省版圖面積。需要注意的是，控制信號和它的互補控制信號必須同時對TG的導通有效。2024/1/15項目4數(shù)字單元版圖設計任務4.4傳輸門電路與版圖（2）傳輸門應用利用CMOS傳輸門和CMOS反相器可以組成各種復雜的邏輯電路，例如數(shù)據選擇器、寄存器、計數(shù)器、觸發(fā)器等；傳輸門的另一個重要用途是作模擬開關，用來傳輸連續(xù)變化的模擬電壓信號。圖示為兩個CMOS傳輸門組成的二選一數(shù)據選擇器(MUX2)電路圖。該數(shù)據選擇器的工作原理為：如果輸入控制信號CLK是邏輯高電平，那么傳輸門TG2導通，其輸出Z等于輸入B。如果控制信號CLK是低電平，傳輸門TG1導通，其輸出Z等于輸入A。傳輸門的使用一般成對出現(xiàn)，那么兩個傳輸門版圖可以采用柵極十字交叉的方法設計，PMOS管和NMOS管的源漏合并作為公共輸出端。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計四觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八五與非門/或非門電路與版圖一復合邏輯門的版圖設計與或非門/或與非門電路與版圖異或門/同或門電路與版圖傳輸門電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.5異或門/同或門電路與版圖

ABZ0000111011102024/1/15項目4數(shù)字單元版圖設計任務4.5異或門/同或門電路與版圖

2024/1/15項目4數(shù)字單元版圖設計任務4.5異或門/同或門電路與版圖

ABZ0010101001112024/1/15項目4數(shù)字單元版圖設計任務4.5異或門/同或門電路與版圖

ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計四異或門/同或門電路與版圖五標準單元版圖設計技術與準則九比較器電路與版圖七SRAM電路與版圖八六與非門/或非門電路與版圖一復合邏輯門的版圖設計與或非門/或與非門電路與版圖傳輸門電路與版圖觸發(fā)器電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.6觸發(fā)器電路與版圖（1）觸發(fā)器介紹時序邏輯電路的版圖設計。在這類電路中，輸出信號不僅取決于當前的輸入信號，還取決于先前的工作狀態(tài)，具有記憶功能。存儲元件是時序系統(tǒng)中最關鍵的組成部分?？梢园汛鎯υ譃橐韵聝纱箢悾?)鎖存器(Latch)：鎖存器是一種對脈沖電平敏感的存儲單元電路，鎖存器是利用電平控制數(shù)據的輸入，當內部存儲器設置為數(shù)據輸入時，鎖存器是透明的，此時輸入數(shù)據直接傳輸送到輸出端。2)觸發(fā)器(Flip-Flop)：數(shù)字系統(tǒng)中包含大量的存儲單元，在每個存儲單元電路上引入一個時鐘脈沖作為控制信號，在時鐘信號觸發(fā)時才能工作的存儲單元電路稱為觸發(fā)器。觸發(fā)器是非透明傳輸，數(shù)據值的讀取和改變與觸發(fā)器的輸出值是兩個獨立的事件。觸發(fā)器根據邏輯功能的不同特點，可分為D、T、RS、JK觸發(fā)器等幾種類型：1)最常用的存儲數(shù)據單元是D觸發(fā)器。存儲元件輸出端Q的數(shù)值是通過輸入值D的時鐘觸發(fā)來決定的。2)T觸發(fā)器，當輸入端T的數(shù)據通過時鐘觸發(fā)時，T觸發(fā)器的輸出端的值就發(fā)生反轉。3)SR觸發(fā)器，它是另一種存儲元件，通過S端來置位或通過R端來復位(S和R輸入不能同時置為1)。4)JK觸發(fā)器，它跟SR型有點類似，它的J端和K端能夠同時置為1。2024/1/15項目4數(shù)字單元版圖設計任務4.6觸發(fā)器電路與版圖（2）D觸發(fā)器電路圖由傳輸門和反相器構成的D觸發(fā)器符號圖和電路圖如圖示。D觸發(fā)器是兩級主從觸發(fā)器電路，它由兩個基本鎖存器電路級聯(lián)而成。第一級（主）觸發(fā)器由脈沖信號（CP）驅動，CP是由輸入時鐘脈沖（CK）經緩沖器后得到。第二級（從）觸發(fā)器由反相的脈沖信號（CPN）驅動。因此，主觸發(fā)器低電平敏感，而從觸發(fā)器高電平敏感。2024/1/15項目4數(shù)字單元版圖設計

任務4.6觸發(fā)器電路與版圖

DCKQQN0時鐘上升沿011時鐘上升沿10×0LastQLastQN×1LastQLastQN2024/1/15項目4數(shù)字單元版圖設計任務4.6觸發(fā)器電路與版圖（3）RS觸發(fā)器電路圖最簡單的RS觸發(fā)器電路由四個CMOS雙輸入與非門組成。RS觸發(fā)器電路符號圖及電路結構圖如圖示。此時，兩個輸入信號和CP信號均為高電平有效，即當CP=“1”，S=“1”，R=“0”時，觸發(fā)器輸出Q被置位。同理，當CP=“1”，S=“0”，R=“1”時，觸發(fā)器被復位。只要時鐘信號無效，即當CP=“0”時，觸發(fā)器就保持其狀態(tài)。RS觸發(fā)器真值表如表示。RS觸發(fā)器還可以由與或非門或其它結構構成，所需晶體管數(shù)目要少一些。對于版圖的層次化設計，使用一個與非門電路結構簡單些。SR工作狀態(tài)00保持1010置位0101復位1100無效ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計四異或門/同或門電路與版圖五觸發(fā)器電路與版圖六標準單元版圖設計技術與準則九SRAM電路與版圖八七與非門/或非門電路與版圖一復合邏輯門的版圖設計與或非門/或與非門電路與版圖傳輸門電路與版圖比較器電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.7比較器電路與版圖（1）比較器電路圖電壓比較器的電路如圖所示，采用動態(tài)鎖存結構，比較速度快，電路直流功耗低。鎖存器的輸出只有半個周期，當使能信號ENB為高電平時，比較鎖存結果，另半個周期即使能信號ENB為低電平時，輸出置位VDD。因此，用RS觸發(fā)器將比較結果穩(wěn)定在一個時鐘周期內，便于信號處理，RS觸發(fā)器是由與非門實現(xiàn)。2024/1/15項目4數(shù)字單元版圖設計任務4.7比較器電路與版圖（2）比較器版圖電壓比較器電路，電路由邏輯門RS觸發(fā)器和非標準單元CMOS晶體管構成，在版圖設計的時候可以通過層次化設計。先設計好比較器輸入、鎖存器電路和時鐘控制版圖，可以按照標準單元版圖設計標準，設計的單元版圖高度一致，電源線和地線的寬度也保持一致。在插入以前做好的RS觸發(fā)器版圖，進行層次化設計，合理布局布線完成版圖。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計四異或門/同或門電路與版圖五觸發(fā)器電路與版圖六比較器電路與版圖七標準單元版圖設計技術與準則九八與非門/或非門電路與版圖一復合邏輯門的版圖設計與或非門/或與非門電路與版圖傳輸門電路與版圖SRAM電路與版圖2024/1/15項目4數(shù)字單元版圖設計任務4.8SRAM電路與版圖（1）SRAM電路靜態(tài)隨機存儲器（SRAM）。存儲單元可以由多種形式組成，如六管、四管、一管等，其中六管式單元是目前最典型和常用的形式。這個基本的CMOS靜態(tài)隨機存儲器位單元包含四個NMOS和兩個PMOS，其中兩個NMOS晶體管M1、M2和PMOS晶體管M0、M3構成兩個個交叉耦合的反向器，作為存儲單元。另外兩個NMOS晶體管M4、M5構成傳輸門開關，作為數(shù)據存取控制，這樣組成一個六管式SRAM單元。開關晶體管M4、M5的柵連接字線、源或漏極連接互補的位線。2024/1/15項目4數(shù)字單元版圖設計任務4.8SRAM電路與版圖（2）SRAM版圖SRAM版圖通常使用共字線式和分離字線式設計。在共用字線式結構中，兩個傳輸晶體管的柵極通過同一根多晶硅條串接在一起；而在分離字線式結構中，兩個傳輸晶體管的柵極為兩根相對獨立的多晶硅條，且均為直線段，易于工藝實現(xiàn)，只是在后段需使用金屬互聯(lián)層相聯(lián)在一起。本SRAM單元版圖設計使用共字線式，多晶硅字線沒有彎曲，它和存儲NMOS共用一個有源區(qū)。ThankYou!2024/1/15李亮《集成電路版圖設計項目教程》2024/1/15二三2024/1/15項目4數(shù)字單元版圖設計四異或門/同或門電路與版圖五觸發(fā)器電路與版圖六比較器電路與版圖七SRAM電路與版圖八九與非門/或非門電路與版圖一復合邏輯門的版圖設計與或非門/或與非門電路與版圖傳輸門電路與版圖標準單元版圖設計技術與準則2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則

標準單元庫是構建模塊的集合，標準單元庫具有通用設計技術和設計準則。（1）單元版圖設計技術標準單元特性單元庫應該符合制造工藝的要求和特征。通常，必須依據制造工藝庫中可用的布線層數(shù)來選擇標準單元的設計或結構。在一些特定情況下，單元的設計還取決于所提供的金屬層的特性。標準單元庫電路設計相關特性：每個單元的功能、電學特性都要經過測試、分析和說明。通常會先生產一塊測試芯片，然后通過芯片對每個單元的性能進行分析。通過一個完整的特征工藝步驟來生成晶體管特性仿真模型，再通過庫特性分析工具使用這些模型建立每個單元的仿真模型。為每種單元類型設計多種扇出驅動強度。而且，不同的驅動強度都是基本尺寸或最小尺寸的倍數(shù)。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（1）單元版圖設計技術標準單元基本形狀相關特性：在標準單元版圖設計期間，用預先定義的模板建立單元。模板應該包括單元的高度、阱的布局、NMOS晶體管、PMOS晶體管和一些要遵守的準則。所有單元都是矩形的。對于特定的行或芯片區(qū)域，所有單元都是等高的，每個單元寬度可變。一個庫可能包含很多種標準單元的集合。例如，不同單元可用于邏輯、數(shù)據通道和I/O接口等。對整個庫來說，電源線要有預先定義的寬度和位置。在整個單元長度范圍內，電源線的寬度總是一致的。單元接口相關特性：所有輸入、輸出端口都擁有預先定義的類型、層、位置、尺寸和接口點。單元接口設計可以共享一些連接。如，電源與晶體管源端連接可以共用。在一定的條件下，單元間可以共用襯底和阱接觸孔。沒有包含晶體管的單元，稱為填充單元。當單元上沒有更多的布線資源時，可以將填充單元添加到單元間以允許連接。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（2）單元版圖晶體管設計準則使用預先設定好的單元版圖模板來進行PMOS和NMOS晶體管的布局，應該預先規(guī)劃好單元版圖的結構，并且模板將單元版圖規(guī)劃封裝起來。圖示為單元版圖布局模板。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（2）單元版圖晶體管設計準則如果是大尺寸（寬度很大）的晶體管，使用叉指并聯(lián)結構來實現(xiàn)大的晶體管的版圖設計。而且多晶柵是由單端驅動的，并且是有電阻的，如果使用叉指并聯(lián)結構，可以減小柵電阻。共用電源節(jié)點以節(jié)省面積。電源共享可以節(jié)省相當大的面積，單元電路里晶體管的源極一般有部分與電源相連，可以合并源極便于節(jié)省面積，使用同一個有源區(qū)同一排接觸孔。確定源極連接和漏極連接所需接觸孔的最小數(shù)目。通常情況下，單元版圖庫會在單元內使用最小數(shù)目的接觸孔，但是對于某些高頻設計或者模擬部件而言，晶體管需充分的接觸，這時接觸孔越多越好。盡可能使用90°角的多邊形或矩形。大多數(shù)設計都采用這種方式，版圖設計過程也更易于實現(xiàn)。對于有版圖面積和性能嚴格約束的區(qū)域，應該限制使用45°角版圖設計，這是因為這種設計的修改和維護相對困難。對阱和襯底的連接位置進行規(guī)劃并使其標準化。一般N阱與電源（VDD）相連接，而P型襯底接地（GND）。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（2）單元版圖晶體管設計準則避免“軟連接”節(jié)點?！败涍B接”節(jié)點是指通過非布線層（比如有源區(qū)層和N阱層）進行連接的節(jié)點，圖示。由于非布線層具有很高的阻抗，若因為疏忽而用這些層來進行電氣連接，會導致電路性能變差。圖示左為N阱區(qū)軟連接，顯示了晶體管通過金屬布線與VDD進行電氣連接，而與同一阱區(qū)內另一個VDD沒有連接。圖示右為有源區(qū)軟連接，由于沒有用金屬布線完成晶體管漏區(qū)的連接，其中一個單獨的接觸孔無法起作用，因此在等效的版圖中將不存在這個接觸孔，其性能可能會受到損害。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（3）單元版圖通用設計準則對于復雜的邏輯電路進行版圖設計，也應該遵循一些通用準則。1）電源線版圖設計準則在開始進行任何一個單元版圖設計之前，必須先確定電源線。電源線版圖設計的一些準則如下：確定電源線線寬。先需要確定電源線是僅僅給單元內部供電，還是需要為其它單元供電而作為芯片電源網格中的一部分，這個可以根據版圖規(guī)劃確定下來。然后利用不同分層的電阻率來確定合適的線寬。使用最底層金屬作為晶體管級單元的電源線。因為如果使用高層金屬作為電源線，那么就需要通過通孔和局部互連來連接晶體管和電源，這樣會占用空間。避免在電源線上開槽。電源線上會通過大的電流，線上的任一開槽都可能使該處的電源線像熔絲一樣，在強電流情況下電源線可能會斷裂。因此，要以一致的線寬對電源線進行布線，不要在線上開槽。避免在單元版圖上方布電源線。除非使用自動布線工具，否則不推薦在單元上方布電源線。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（3）單元版圖通用設計準則2）信號線版圖設計準則信號線布線的一些準則如下：基于工藝參數(shù)和電路要求選擇布線層。一般N阱層、有源層、高阻多晶柵極等分層則不能用于布線。使輸入信號線寬度最小化。謹慎地選擇布線寬度。涉及到在每條線之間進行連接，線電流或線連接孔有時偏大，這時最小線寬設計往往不可以。圖示，一些連接點需要通孔或接觸孔來進行連接，而通孔或接觸孔所需的空間通常比布線層所要求的最小寬度規(guī)則大，因而可以加大線寬；有時一些線電流要求偏大，因而也可以加大線寬。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（3）單元版圖通用設計準則2）信號線版圖設計準則同一版圖單元或模塊中保持一致的布線方向。通常，對于每個布線分層來說，保持一致的金屬布線方向，并且和相鄰分層的金屬布線方向十字交錯布線。如果金屬布線M1、金屬布線M3水平布線，那么金屬布線M2、金屬布線M4應該垂直布線。圖示。標注出所有重要信號。這對于版圖驗證尤其是版圖和電路圖比對驗證LVS是非常重要的。確定每個連接的最小接觸孔數(shù)。不要認為每個連接上僅使用單個接觸孔或通孔就已足夠，有時為了增加可靠性會使用多個接觸孔。在整個芯片的布線中，全局時鐘信號的布線在電源信號之后進行。2024/1/15項目4數(shù)字單元版圖設計任務4.9標準單元版圖設計技術與準則（3）單元版圖通用設計準則3）層次化版圖設計準則對于層次化的版圖設計，確定不同層的層次劃分的常用準則如下：可以將多次使用的版圖模塊設定為單元。將版圖設計分成功能模塊或區(qū)域指定模塊。將整體設計劃分成允許多個子設計并行設計的模塊。如果要求的是對稱的版圖設計，那么將單個半單元和其鏡像組合在一起就可以完成對稱的設計。對于復雜的邏輯版圖，首先進行版圖規(guī)劃，充分了解各種單元或晶體管版圖設計準則，才能簡化版圖設計的步驟，提高版圖設計效率。《集成電路版圖設計項目教程》2024/1/15電阻版圖認知一電容版圖認知二電感版圖認知三2024/1/15項目5電阻、電容和電感版圖2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖

2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖

2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖（3）電阻版圖常用形狀電阻版圖的形狀一般由三種，最簡單的就是一個矩形電阻如圖上所示。它兩端是接觸孔，通過接觸孔將接觸的導電材料連起來，這樣幾乎所有的電流都通過一個接觸孔，經過這個接觸孔流過導體，后經另一個接觸孔流出。電阻的計算長度為兩個接觸孔之間的距離，寬度為電阻體的寬度。第二種版圖形狀一般適合于大電阻，通常被做成折疊狀，如圖中所示一般采用矩形拐角，容易繪制，電阻拐角以及其間距容易調整。一般不作成圓形或其他特殊形狀，這樣不宜調整。電流不會均勻的流過折疊電阻的拐角處。另外的一種版圖形狀主要適用于當電阻體部分寬度很小，版圖繪制時，接觸孔無法放入電阻內部。這時通常加大電阻的兩端，形狀如圖下所示，稱為啞鈴狀電阻。2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖

2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖（4）電阻版圖類型2）多晶硅電阻多晶硅的電阻率取決于摻雜，重摻雜的多晶硅用作MOS管柵極可以改善電阻的導電性能。本征摻雜或者輕摻雜的多晶硅采用N型源漏注入和P型源漏注入的摻雜方式來改變方塊電阻。多晶硅電阻結構如圖上中所示，圖上是以POLY1做電阻時的版圖，圖中由輕摻雜的N型多晶硅構成的高阻多晶POLY2電阻。POLY2電阻在端頭處多加了N型注入，是為了降低端頭接觸電阻。如果在做注入時把多晶硅電阻擋住，那么它的電阻值將增加2-3倍。如圖下所示，在注入時加一個HR的掩模板，電阻體的部分被擋住，只有電阻兩端頭的地方留出，以便摻雜注入來減少歐姆接觸電阻。2024/1/15任務5.1電阻版圖認知項目5電阻、電容和電感版圖（4）電阻版圖類型在制作多晶電阻時，和現(xiàn)代工藝直接相關。了解一下三種工藝Silicide、Policide、Salicide，都是利用硅化物來降低多晶電阻。其中，Silicide是金屬硅化物，是由金屬和硅經過物理-化學反應形成的一種化合態(tài)，其導電特性介于金屬和硅之間，而Policide和Salicide則是指不同的形成Silicide的工藝流程。下面對這兩個流程的區(qū)別簡述如下：Policide工藝

其一般制造過程是，柵氧化層完成以后，繼續(xù)在其上面生長多晶硅，然后在多晶硅上繼續(xù)生長金屬硅化物Silicide，然后再進行柵極刻蝕和有源區(qū)注入等其它工序，完成整個芯片制造。Salicide工藝

先是完成柵刻蝕及源漏注入以后，以濺射的方式在多晶硅上淀積一層金屬層，然后進行第一次快速升溫煺火處理，使