《數(shù)字電子技術(shù)基礎(chǔ) 第4版》 課件 第 3、4 章 組合邏輯電路、鎖存器和觸發(fā)器（第4版）

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第3章集成邏輯門電路3.1組合邏輯電路概述3.2組合邏輯電路的分析3.3組合邏輯電路的設(shè)計3.4用小規(guī)模集成電路（SSI）實現(xiàn)組合邏輯電路設(shè)計3.6用MSI芯片設(shè)計其他的組合邏輯電路3.7組合邏輯電路的綜合應(yīng)用舉例3.1組合邏輯電路概述

對于一個邏輯電路，其輸出狀態(tài)在任何時刻只取決于同一時刻的輸入狀態(tài)，而與電路原來所處的狀態(tài)無關(guān)，這種電路被定義為組合邏輯電路。圖3-1組合邏輯電路的一般框圖3Z1＝f1(X1，X2，…，Xn)

┇

Zm＝fm(X1，X2，…，Xn)

向量函數(shù)形式

Z＝F(X)特點：（1）輸出和輸入之間沒有反饋延遲通路；

（2）僅由門電路構(gòu)成，電路中不含任何的記憶元件。43.2組合邏輯電路的分析方法

3.2.1分析組合邏輯電路的大致步驟

（1）輸入和輸出均標(biāo)注變量符號；

（2）逐級列寫各級邏輯函數(shù)表達(dá)式；

（3）化簡或變換，并列出真值表；

（4）分析，說明其邏輯功能。5

例3-1已知組合邏輯電路如圖3-2所示，試分析該電路的邏輯功能。

圖3-2例3-1的邏輯電路6

解：第1步F＝(A⊕B)⊕C第2步，列寫真值表。

第3步，觀察真值表可知，奇數(shù)個1時，輸出邏輯函數(shù)F為1，稱為奇校驗電路。表3-1例3-1的真值表73.2.2幾種常用的集成組合邏輯電路

1.半加器和全加器

（1）半加器圖3-3半加器8（2）1位全加器圖3-41位全加器9Ci+1＝

Si＝表3-31位全加器真值表

10（3）多位全加器（4）減法器

A－B＝A＋B補(bǔ)＝A＋B反＋1圖3-54位全加器112.數(shù)據(jù)選擇器的分析圖3-64選1數(shù)據(jù)選擇器12表3-44選1數(shù)據(jù)選擇器的真值表

13

圖3-7雙4選1數(shù)據(jù)選擇器構(gòu)成8選1數(shù)據(jù)選擇器143.多路分配器的分析15表3-54路分配器真值表

163.3組合邏輯電路設(shè)計

3.3.1組合邏輯電路的設(shè)計概述

3.3.2組合邏輯電路的設(shè)計方法

（1）用SSI進(jìn)行設(shè)計

（2）用MSI實現(xiàn)其他組合邏輯功能的設(shè)計

（3）使用大規(guī)模集成電路（LSI）和超大規(guī)模集成電路（VLSI）中的可編程邏輯器件設(shè)計。

3.4用小規(guī)模集成電路（SSI）設(shè)計組合邏輯電路

173.4.1

設(shè)計組合邏輯電路的大致步驟

步驟：

（1）根據(jù)給定的邏輯命題，先確定哪些是邏輯變量，哪些是邏輯函數(shù)，然后列出真值表；

（2）由真值表寫出整個電路的輸出邏輯表達(dá)式F＝f（A，B，C，…）；

（3）化簡或根據(jù)需要變換邏輯表達(dá)式F，最后畫出邏輯電路圖。183.4.2組合邏輯電路設(shè)計舉例

例3-2試用兩輸入端CMOS或非門設(shè)計一個4輸入、2輸出的組合邏輯電路，它的輸入為8421BCD碼，輸出F欲實現(xiàn)的邏輯功能是：當(dāng)輸入的數(shù)值能被4整除時，F(xiàn)為1，其他情況下F為0（0可被任何數(shù)整除，故不屬F為0的情形）。要求畫出所設(shè)計的邏輯電路圖。

解：（1）列出真值表

19（2）畫出卡諾圖，求最簡與或式：（4）按照上式畫出邏輯電路圖（3）轉(zhuǎn)換成或非式：20例3-3某一火車站有高鐵、動車和特快3種類型的客運列車進(jìn)出站。為了便于站臺人員安排列車進(jìn)出站，試設(shè)計一種指示列車等待進(jìn)站的邏輯電路，當(dāng)有兩種或兩種以上列車待進(jìn)站時，遂發(fā)出信號，提示站臺員接應(yīng)列車進(jìn)站。要求全用3輸入端的TTL與非門實現(xiàn)，畫邏輯電路圖。

解：（1）設(shè)變量A、B、C分別表示高鐵、動車和特快。

21表3-7例3-3的真值表

（2）根據(jù)真值表，寫出輸出邏輯表達(dá)式；22（3）運用卡諾圖法對邏輯函數(shù)化簡，全用與非門實現(xiàn)，F(xiàn)＝AB＋AC＋BC變換為與非-與非式；233.4.3編碼器

圖3-12編碼器的結(jié)構(gòu)框圖1.8線-3線二進(jìn)制編碼器8線-3線二進(jìn)制編碼器的真值表2425*2.二-十進(jìn)制(10線-4線)優(yōu)先編碼器

識別信號的優(yōu)先級別并編碼的組合邏輯電路被稱為優(yōu)先編碼器。

26，27圖3-14二-十進(jìn)制優(yōu)先編碼器74LS147a）邏輯電路b）邏輯符號283.4.4譯碼器

1.譯碼器功能及其分類

通用譯碼器包括二進(jìn)制譯碼器、二-十進(jìn)制譯碼器和代碼轉(zhuǎn)換器。

數(shù)字譯碼顯示驅(qū)動器將代表數(shù)字、文字或符號等的代碼譯成特定的顯示代碼。

2.二進(jìn)制譯碼器

設(shè)計要求：設(shè)計一個二進(jìn)制譯碼器，將3位二進(jìn)制代碼000~111翻譯成相對應(yīng)的8個十進(jìn)制數(shù)0~7。設(shè)A、B、C為輸入信號，Y0~Y7為輸出信號，它們均為高電平有效。29（1）根據(jù)設(shè)計要求列出真值表

表3-10

3線-8線二進(jìn)制譯碼器的真值表

30（2）由真值表寫出各輸出端邏輯表達(dá)式（3）畫出邏輯圖

圖3-153線-8線譯碼器CT74LS138

a）邏輯電路b）邏輯符號31*3.二-十進(jìn)制譯碼器

二-十進(jìn)制譯碼器的真值表

3233

4.7段譯碼顯示器的設(shè)計

（1）3種常用的7段數(shù)碼顯示器件

1）半導(dǎo)體數(shù)碼管

圖3-17半導(dǎo)體數(shù)碼管

a）顯示結(jié)構(gòu)示意b）共陰極接法c）共陽極接法d）字形形狀34*2）熒光數(shù)碼管

圖3-19熒光數(shù)碼管

a）指形外形圖b）原理示意圖圖3-20熒光數(shù)碼管的段驅(qū)動電路353）液晶顯示器（LCD）圖3-21液晶顯示器36例3-47段字形譯碼顯示器設(shè)計設(shè)計一個7段數(shù)字字形譯碼顯示器，設(shè)計要求：輸入ABCD為8421碼0000~1001，輸出信號a

~

g，用以驅(qū)動7段數(shù)碼顯示器件。

解：第1步，列真值表37

第2步，畫出7段譯碼輸出卡諾圖

第3步，化簡，并變換為與非-與非表達(dá)式

第4步，畫出邏輯電路圖3839圖3-237段字形譯碼驅(qū)動器的邏輯電路403.4.5數(shù)值比較器

1.1位二進(jìn)制數(shù)比較器

FA＞B＝A，F(xiàn)A＝B＝＋AB＝A⊙B，F(xiàn)A＜B＝B。

表3-131位二進(jìn)制數(shù)值比較器真值表412.多位二進(jìn)制數(shù)比較器

（1）根據(jù)要求列出功能表

4位數(shù)值比較器的功能表

42（2）由真值表寫邏輯表達(dá)式

4位比較器74HC85的邏輯符號43例3-5集成4位數(shù)值比較器的功能擴(kuò)展用兩片4位數(shù)值比較器74HC85組成的8位比較器。

解：443.6用MSI芯片設(shè)計其他的組合邏輯電路

3.6.1用集成數(shù)據(jù)選擇器實現(xiàn)其他組合功能

1.用數(shù)據(jù)選擇器構(gòu)成邏輯函數(shù)發(fā)生器

（1）函數(shù)變量數(shù)與地址端數(shù)相等

例3-6用8選1數(shù)據(jù)選擇器74HC151產(chǎn)生3變量邏輯函數(shù)：

F1＝，畫出連線圖。

解：45圖3-32用74HC151實現(xiàn)3變量邏輯函數(shù)F1的連線圖46（2）函數(shù)變量數(shù)大于地址端數(shù)

例3-7

已知3變量邏輯函數(shù)：F2(A，B，C)＝∑m(2，3，4，5，6)，試用雙4選1數(shù)據(jù)選擇器CT74LS153實現(xiàn)之。

解：須將F2的一個變量C分離出，即

F2(A，B，C)＝∑m(2，3，4，5，6)

＝

＝

47圖3-33用雙4選1數(shù)據(jù)選擇器實現(xiàn)3變量邏輯函數(shù)F2的連線圖48例3-8

選用合適的數(shù)據(jù)選擇器實現(xiàn)5變量邏輯函數(shù)：

F3＝

解：

圖3-34用74HC151產(chǎn)生5變量邏輯函數(shù)F3的連線圖492.用雙4選1數(shù)據(jù)選擇器構(gòu)成1位全加器503.集成數(shù)據(jù)選擇器的擴(kuò)展使用

（1）位擴(kuò)展

圖3-36兩位8選1數(shù)據(jù)選擇器74HC151的連線方法（2）字?jǐn)U展所謂字?jǐn)U展，即對可供選擇的數(shù)據(jù)基數(shù)進(jìn)行數(shù)倍的擴(kuò)展。513.6.2用譯碼器實現(xiàn)多種組合邏輯功能

1.用譯碼器產(chǎn)生邏輯函數(shù)

例3-9用集成譯碼器外加必要的門電路，實現(xiàn)3變量邏輯函數(shù)：F4(A，B，C)＝∑m(0，2，3，4，7)，畫出連線圖。

解：522.用譯碼器組成1位全加器圖3-38用74HC138和兩個與非門組成1位全加器533.用二進(jìn)制譯碼器構(gòu)成各種BCD譯碼器圖3-394線-16線譯碼器74LS154的邏輯符號54

表3-16用CT74LS154連接成各種二-十進(jìn)制編碼器的連線表553.6.3用全加器實現(xiàn)多種組合邏輯功能

1.用全加器實現(xiàn)代碼轉(zhuǎn)換

圖3-40用全加器實現(xiàn)BCD碼轉(zhuǎn)換562.8421BCD碼加法器

表3-174位二進(jìn)制數(shù)相加與兩個8421碼相加的運算規(guī)律

5758圖3-41設(shè)計強(qiáng)迫進(jìn)位邏輯電路的卡諾圖59圖3-42兩個1位8421碼十進(jìn)制數(shù)加法電路邏輯圖603.用4位全加器構(gòu)成4位減法器

圖3-43用4位全加器構(gòu)成4位減法器613.7組合邏輯電路綜合應(yīng)用例

例3-10有一列自動控制的地鐵列車，只有在所有車門都已關(guān)上和下一段路軌空出的條件下，才能離開站臺。但是，如果發(fā)生關(guān)門故障，則在開著車門的情況下，列車可以通過手動操作開動，但仍要求下段空出路軌。試解答：

（1）全用3輸入端CMOS與非門設(shè)計一個指示該地鐵列車開動的邏輯電路，畫出邏輯圖；

（2）改用CMOS3線-8線二進(jìn)制譯碼器74HC138，外加必要的門電路，實現(xiàn)所設(shè)計的邏輯電路，畫出連線圖。62解：真值表

6364例3-11有一片8選1數(shù)據(jù)選擇器芯片74LS151（見圖3-46），其數(shù)據(jù)選擇輸入端A2的引腳斷裂，信號無法從A2輸入，試問實現(xiàn)邏輯函數(shù)：圖3-46例3-11的連線圖

65THEEND66●多媒體教學(xué)手段●理解概念、掌握方法、提升技能●充分發(fā)揮想象力《數(shù)字電子技術(shù)基礎(chǔ)》教學(xué)課件配合王振宇主編《數(shù)字電子技術(shù)基礎(chǔ)(第4版)》10010100100001001010010FoundationofDigitalElectronicTechnology6768

第3章集成邏輯門電路4.1觸發(fā)器概述4.2基本SR鎖存器4.3時鐘觸發(fā)器4.4T觸發(fā)器和T'觸發(fā)器4.1

概述

能存儲1位二進(jìn)制數(shù)據(jù)的邏輯單元電路稱為鎖存器或觸發(fā)器。3個特點：

（1）具有兩個能夠自動保持的穩(wěn)定狀態(tài)，用來存儲數(shù)據(jù)0和數(shù)據(jù)1；

（2）在輸入信號作用下，它們的兩個邏輯狀態(tài)之間可以相互轉(zhuǎn)換；

（3）輸入信號不變或撤去后，其能夠?qū)⑺鎯?shù)據(jù)長久保存。

約定如下：Q＝1、＝0為1態(tài)；Q＝0、＝1為0態(tài)。69

4.2基本SR鎖存器

4.2.1用與非門構(gòu)成的基本SR鎖存器

1.電路組成

圖4-1用兩個與非門構(gòu)成的基本SR鎖存器702.工作原理

當(dāng)d＝0、d＝1時，無論現(xiàn)態(tài)Qn是1還是0，次態(tài)Qn+1均為1態(tài)；

當(dāng)d＝1、d＝0時，無論現(xiàn)態(tài)Qn是1還是0，次態(tài)Qn+1均為0態(tài)；

當(dāng)d＝1、d＝1時，現(xiàn)態(tài)Qn是1，次態(tài)Qn+1亦為1；Qn為0，Qn+1亦為0；

當(dāng)d＝0、d＝0時，無論現(xiàn)態(tài)Qn是1態(tài)還是0態(tài)，次態(tài)Qn+1＝＝1，兩個互補(bǔ)的次態(tài)同為1。稱這種狀況為不定狀態(tài)“ф”。713.邏輯功能描述

（1）功能表

（2）特性方程72（3）激勵表圖4-3基本SR鎖存器的狀態(tài)轉(zhuǎn)換圖（4）狀態(tài)轉(zhuǎn)換圖73（5）工作波形圖

例4-1在圖4-1b所示的基本SR鎖存器中，已知輸入信號波形如圖4-4上方所示，設(shè)該鎖存器的初始狀態(tài)Q初＝0，試畫出輸出Q及的波形圖。

解：

圖4-4例4-1的波形圖744.2.2由或非門構(gòu)成的基本SR鎖存器

圖4-5用兩個或非門組成的基本SR鎖存器

a）邏輯電路圖b）邏輯符號754.2.3集成基本SR鎖存器圖4-6集成基本SR鎖存器CC404376圖4-6集成基本SR鎖存器CC404477例4-2運用基本SR鎖存器，消除由于機(jī)械開關(guān)振動所引起的干擾脈沖。

解：

圖4-7例4-2機(jī)械開關(guān)的工作情況圖4-8利用基本SR鎖存器消除機(jī)械開關(guān)振動的影響784.3時鐘觸發(fā)器

4.3.1門控SR鎖存器

1.電路組成

圖4-9由與非門構(gòu)成的門控SR鎖存器792.工作原理

3.邏輯功能描述

（1）功能表

（2）特性方程

80（3）激勵表81（4）狀態(tài)轉(zhuǎn)換圖

例4-3對于圖4-9所示的門控SR鎖存器，已知CP、R、S波形如圖4-10上方所示，設(shè)鎖存器初始狀態(tài)Q初＝0，試畫其輸出端Q及的波形圖。

解：

圖4-10例4-3門控SR鎖存器的波形圖824.門控SR鎖存器的觸發(fā)方式

5.門控SR鎖存器的空翻現(xiàn)象

圖4-11門控SR鎖存器接成計數(shù)電路834.3.2主從觸發(fā)器

具有邊沿觸發(fā)工作特性的存儲單元就是邊沿觸發(fā)器。

1.主從SR觸發(fā)器

（1）電路組成

圖4-12主從SR觸發(fā)器

a）邏輯電路圖b）邏輯符號84（2）工作過程

當(dāng)CP＝1時，＝0，主觸發(fā)器根據(jù)輸入信號S、R端的信號狀態(tài)而翻轉(zhuǎn)，從觸發(fā)器因＝0封鎖G3、G4門而保持原態(tài)不變。

當(dāng)CP＝0時，＝1，主觸發(fā)器被封鎖，即使S、R信號發(fā)生變化，主觸發(fā)器狀態(tài)也不變；但從觸發(fā)器被打開，將主觸發(fā)器CP＝1期間存儲的信息作為從觸發(fā)器的輸入信號，使從觸發(fā)器按門控SR鎖存器的特性方程翻轉(zhuǎn)，且在CP＝0期間，從觸發(fā)器一直受主觸發(fā)器控制，兩者狀態(tài)相同?？朔恕翱辗爆F(xiàn)象。

（3）邏輯功能描述

（4）存在問題主從SR觸發(fā)器仍舊會有“不定”狀態(tài)。852.主從JK觸發(fā)器

（1）電路組成圖4-13主從JK觸發(fā)器

a）邏輯電路圖b）邏輯符號86

（2）工作原理

當(dāng)CP＝1時，主觸發(fā)器動作

當(dāng)CP＝0時，從觸發(fā)器動作

從JK觸發(fā)器的特性方程為

（CP↓）

有效避免了“不定”狀況。

（3）邏輯功能描述

1）功能表

2）激勵表8788（4）主從JK觸發(fā)器的一次翻轉(zhuǎn)問題

一旦此輸入變量因干擾引起主觸發(fā)器翻轉(zhuǎn)，即使干擾消失后，該變量無論怎樣變化也不能使主觸發(fā)器翻轉(zhuǎn)到原先的狀態(tài)，此現(xiàn)象稱為主從JK觸發(fā)器的一次翻轉(zhuǎn)問題。89例4-4在圖4-15a所示的主從JK觸發(fā)器電路中，設(shè)CP的波形如圖4-15b所示，試畫出Q、端的波形圖。設(shè)觸發(fā)器的初始狀態(tài)為Q初＝0。

解：

圖4-15例4-4的電路和波形圖904.3.3幾種常用的邊沿觸發(fā)器

1.維持-阻塞D觸發(fā)器

（1）電路組成

圖4-17維持-阻塞D觸發(fā)器91（2）工作原理

1）D＝1使觸發(fā)器可靠地置1。

2）D＝0使觸發(fā)器的輸出可靠置0。

（3）邏輯功能

1）功能表

2）特性方程

Qn+1＝D

（CP↑）923）工作波形圖4-18維持-阻塞D觸發(fā)器的波形圖93（4）異步置1端和異步置0端

當(dāng)d＝0及d＝1時，均保證對觸發(fā)器直接置1。

當(dāng)d＝1及d＝0時，均可確保觸發(fā)器直接復(fù)位。

整個觸發(fā)器的功能如下：

d＝0及d＝1時，Qn+1＝1，＝0

d＝1及d＝0時，Qn+1＝0，＝1

d＝1及d＝1時，Qn+1＝D

（CP↑）

Qn+1＝Qn

（CP＝0）

Qn+1＝Qn

（CP＝1）

Qn+1＝Qn

（CP↓）94例4-5在圖4-17a所示的維持-阻塞D觸發(fā)器中，已知CP、Sd、Rd、D的波形如圖4-19上方所示，試畫出與之對應(yīng)的輸出波形圖。設(shè)觸發(fā)器初始狀態(tài)為0。

解：

圖4-19例4-5的波形圖952.利用傳輸延遲的邊沿JK觸發(fā)器

（1）電路組成

圖4-21利用傳輸延遲的邊沿JK觸發(fā)器

a）邏輯電路圖b）邏輯符號96（2）工作過程

1）當(dāng)＝0時電路狀態(tài)不變。

圖4-22在CP不同時刻整個觸發(fā)器的等效電路

a）＝0時b）＝1第1階段c）＝1第2階段972）當(dāng)由低電平變?yōu)楦唠娖胶?/p>

第1階段：在t＜tPD這段時間內(nèi)，保持不變。

第2階段：在t＞tPD時間以后，輸出狀態(tài)保持不變。

在的上升沿及＝1期間，電路均保持原狀態(tài)不變。3）當(dāng)由高電平變?yōu)榈碗娖綍r由于與非門G3、G4有較大的傳輸延遲時間tPD，因此，亦需分兩個階段討論：第1階段：t＜tPD的時間內(nèi)，第2階段：當(dāng)t＞tPD以后，G3、G4完全被封鎖，P1＝P2＝1。98

（3）異步置1和異步置0功能圖4-23在CP下降沿到來后整個觸發(fā)器的等效電路圖4-24

d和d低電平有效、CP↑有效的邊沿JK觸